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公开(公告)号：CN111026589B
公开(公告)日：2023-08-11
申请号：CN201911037762.8
申请日：2019-10-29
Applicant: 晶晨半导体(深圳)有限公司
Abstract: 本发明提出一种通过SOC测试DDR内存稳定性的方法，SOC对DDR进行读写，以DQS作为时钟，通过SOC调整DQS来找到DDR读写时DQS的Setup time和hold time，包括如下步骤：S1：通过SOC将DQS默认寄存器的值设置为B，逐个单位左移，当移动到A‑1个单位出现DDR读写错误时，取A为左边界；S2：通过SOC将DQS默认寄存器的值还原为B，逐个单位右移，当移动到C+1个单位出现DDR读写错误时，取C为右边界；S3：计算出DQS读写的Setup time和DQS读写的hold time；本通过SOC测试DDR内存稳定性的方法能够快速的测试出DDR内存的稳定性。
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公开(公告)号：CN111025122B
公开(公告)日：2023-05-09
申请号：CN201911093423.1
申请日：2019-11-11
Applicant: 晶晨半导体(深圳)有限公司
IPC: G01R31/28
Abstract: 本发明提出一种PCB板的硬件调试方法，包括如下步骤：S1：对PCB板进行电源测试，若PCB板通过电源测试，则执行步骤S2，若PCB板没有通过电源测试，则执行步骤S5；S2：对PCB板进行DDR测试，若PCB板通过DDR测试，则执行步骤S3，若PCB板没有通过DDR测试，则执行步骤S5；S3：对PCB板进行敏感信号测试，若PCB板通过敏感信号测试，则执行步骤S4，若PCB板没有通过敏感信号测试，则执行步骤S5；S4：对PCB板进行信号完整性测试，若PCB板通过信号完整性测试，则执行步骤S5；S5：测试结束，生成测试结果；本PCB板的硬件调试方法，能够一次性排除PCB板的硬件问题。
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公开(公告)号：CN110531246B
公开(公告)日：2022-11-11
申请号：CN201910736475.X
申请日：2019-08-09
Applicant: 晶晨半导体(深圳)有限公司
IPC: G01R31/28
Abstract: 本发明提出一种通过宫格法快速找到静电薄弱环节的方法，包括如下步骤：S1：将PCB板划分为m个区域；S2：剔除每个区域的绿油；S3：测试每个区域的所能通过的最高电压；S4：将电压数值最低者确定为静电薄弱区；S5：将静电薄弱区划分为a个区域；S6：测试静电薄弱区上的每个区域的所能通过的最高电压；S7：将电压数值最低者确定为静电次薄弱区；S8：重复S5、S6、S7步骤，直至找到最小单元的静电最薄弱区。该方法具有操作简单、不需要增加多余ESD元件从而可以减少电路成本的特点，可以节约开发时间快速准确找到薄弱环节，且可以在系统工作状态下快速找到静电薄弱环节。
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公开(公告)号：CN110855978B
公开(公告)日：2021-12-21
申请号：CN201911045886.0
申请日：2019-10-30
Applicant: 晶晨半导体(深圳)有限公司
Abstract: 本发明提出一种通过SOC测试HDMI的PLL稳定性的方法，SOC控制HDMI信号输出，包括如下步骤：S1：获取SOC的基准时钟晶体的标称频率值为A Hz；S2：测量SOC的基准时钟晶体的实际频率值为B Hz；S3：通过[(B‑A)/A]计算出SOC的基准时钟晶体的频偏为C PPM；S4：测量SOC的基准时钟晶体经过PLL后输出的HDMI信号的实际频率值为D Hz；S5：获取SOC设定的HDMI信号的输出标称频率值为E Hz；S6：通过[(D‑E)/E]计算出HDMI信号的频偏为F PPM；根据F PPM与C PPM差值的绝对值即可判断出HDMI的PLL稳定性。
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公开(公告)号：CN109803064B
公开(公告)日：2021-09-07
申请号：CN201910002309.7
申请日：2019-01-02
Applicant: 晶晨半导体(深圳)有限公司
Abstract: 本发明公开了增强摄像头模块稳定性的方法及装置，属于通信技术领域。本发明通过调整时钟信号、数据信号的延时，获取数据信号的最大有效窗口；并获取摄像头模块处于正常工作状态，数据信号的延时与处理单元中寄存器的延时相同时，相应的时钟信号的延时范围；根据该延时范围设置时钟信号的延时阶梯；并依据数据信号的最大有效窗口的二分之一设置数据信号的延时阶梯，从而实现增强摄像头模块稳定性的目的，保证摄像头模块可以正常工作。
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Patent Agency Ranking
公开(公告)号：CN111025122A
公开(公告)日：2020-04-17
申请号：CN201911093423.1
申请日：2019-11-11
Applicant: 晶晨半导体(深圳)有限公司
IPC: G01R31/28
Abstract: 本发明提出一种PCB板的硬件调试方法，包括如下步骤：S1：对PCB板进行电源测试，若PCB板通过电源测试，则执行步骤S2，若PCB板没有通过电源测试，则执行步骤S5；S2：对PCB板进行DDR测试，若PCB板通过DDR测试，则执行步骤S3，若PCB板没有通过DDR测试，则执行步骤S5；S3：对PCB板进行敏感信号测试，若PCB板通过敏感信号测试，则执行步骤S4，若PCB板没有通过敏感信号测试，则执行步骤S5；S4：对PCB板进行信号完整性测试，若PCB板通过信号完整性测试，则执行步骤S5；S5：测试结束，生成测试结果；本PCB板的硬件调试方法，能够一次性排除PCB板的硬件问题。
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公开(公告)号：CN111007314A
公开(公告)日：2020-04-14
申请号：CN201911127966.0
申请日：2019-11-18
Applicant: 晶晨半导体(深圳)有限公司
Abstract: 本发明提出一种通过示波器余辉模式测量SOC信号稳定性的方法，包括如下步骤：(1)在示波器上调出余辉模式；(2)选择SOC的测试点：EMMC_D0、EMMC_CMD、EMMC_CLK；(3)针对SOC内部输出信号进行测量，利用示波器的余辉模式对包含SOC内部输出信号的信息进行记录；(4)将包含SOC内部输出信号的信息和预设各项数据的标准值进行比对，以判断是否有足够余量来满足SOC信号的稳定性。通过该方法，可以有效地测试和判断SOC(System on chip)端输出信号是否稳定可靠，对系统通讯的稳定性提供进一步的保障。
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公开(公告)号：CN110650399A
公开(公告)日：2020-01-03
申请号：CN201910923887.4
申请日：2019-09-27
Applicant: 晶晨半导体(深圳)有限公司
IPC: H04R1/10
Abstract: 本发明提出一种通过耳机管脚来兼容耳机和串口功能的方法，通过本发明提出的通过耳机管脚来兼容耳机和串口功能的方法，实现了耳机管脚可以同时兼容耳机和串口功能，且可靠性强、操作简单、成本较低。
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公开(公告)号：CN110618905A
公开(公告)日：2019-12-27
申请号：CN201910722005.8
申请日：2019-08-06
Applicant: 晶晨半导体(深圳)有限公司
IPC: G06F11/22
Abstract: 本发明提出一种检测DDR内存模块中异常DDR内存的方法，包括如下步骤：S1:通过主控模块向DDR内存模块进行检测，如果检测不通过，进行步骤S2；S2：通过主控模块向1号DDR内存和3号DDR内存进行检测，如果检测通过，说明1号DDR内存和3号DDR内存无异常，进行步骤S4，如果检测不通过，说明1号DDR内存或3号DDR内存存在异常，进行步骤S3；S3：通过主控模块向1号DDR内存进行检测，如果检测通过，说明3号DDR内存异常，如果检测不通过，说明1号DDR内存异常；S4：通过主控模块向2号DDR内存进行检测，如果检测通过，说明4号DDR内存异常，如果检测不通过，说明2号DDR内存异常。
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公开(公告)号：CN110531246A
公开(公告)日：2019-12-03
申请号：CN201910736475.X
申请日：2019-08-09
Applicant: 晶晨半导体(深圳)有限公司
IPC: G01R31/28
Abstract: 本发明提出一种通过宫格法快速找到静电薄弱环节的方法，包括如下步骤：S1：将PCB板划分为m个区域；S2：剔除每个区域的绿油；S3：测试每个区域的所能通过的最高电压；S4：将电压数值最低者确定为静电薄弱区；S5：将静电薄弱区划分为a个区域；S6：测试静电薄弱区上的每个区域的所能通过的最高电压；S7：将电压数值最低者确定为静电次薄弱区；S8：重复S5、S6、S7步骤，直至找到最小单元的静电最薄弱区。该方法具有操作简单、不需要增加多余ESD元件从而可以减少电路成本的特点，可以节约开发时间快速准确找到薄弱环节，且可以在系统工作状态下快速找到静电薄弱环节。
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