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公开(公告)号：CN115410902A
公开(公告)日：2022-11-29
申请号：CN202211112656.3
申请日：2022-09-14
Applicant: 复旦大学
Abstract: 本发明公开一种改善铁电MOS电容性能的方法。该方法包括以下步骤：在Si衬底形成TiN底电极；在室温下采用氨等离子体对所述TiN底电极进行处理，使TiN底电极富N；在经处理后的所述TiN底电极上形成铪基铁电介质层；在所述铪基铁电介质层上形成TiN顶电极；在氮气氛围下进行快速热退火处理。
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公开(公告)号：CN115867120A
公开(公告)日：2023-03-28
申请号：CN202211489471.4
申请日：2022-11-25
Applicant: 复旦大学
IPC: H10N70/20
Abstract: 本发明公开一种柔性反铁电神经形态晶体管及其制备方法。该柔性反铁电神经形态晶体管包括：柔性衬底；栅电极薄膜，形成在所述柔性衬底上；过渡层，其为高k介质材料，形成在所述栅电极薄膜上；反铁电性功能薄膜叠层，由多重铪基铁电薄膜和反铁电诱导层交叠而成，形成在所述过渡层上；硅纳米线，其表面包覆有二维半导体薄膜和二维铁电薄膜，相互间隔且平行排列，形成在所述反铁电性功能薄膜叠层上；源电极和漏电极，形成在各所述纳米线的两侧。
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公开(公告)号：CN115274418A
公开(公告)日：2022-11-01
申请号：CN202210920069.0
申请日：2022-08-01
Applicant: 复旦大学
IPC: H01L21/28 , H01L21/285 , H01L21/02 , H01L21/336
Abstract: 本发明公开一种改善铪基铁电器件性能的方法，包括以下步骤：利用等离子增强原子层淀积方法在衬底上沉积氧化铪薄膜时进行元素掺杂；在氧化铪薄膜上沉积第一金属薄膜，进行快速热退火处理；之后对第一金属薄膜进行光刻、刻蚀形成栅极；进行离子注入，在衬底中、栅极两侧形成源区和漏区，通过应力和掺杂的共同作用改变氧化铪的结晶形式，从而使晶胞产生不对称性，产生非中心对称的铁电相，提升氧化铪薄膜的铁电相的存在比例。此外，在器件源区和漏区沉积第二金属薄膜，然后进行两次退火处理，第一次为低温热退火，形成金属硅化物，此时金属与源区和漏区的接触为肖特基接触；第二次为高温热退火，将肖特基接触转变成欧姆接触，以降低RC延迟。
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公开(公告)号：CN115410910A
公开(公告)日：2022-11-29
申请号：CN202211112661.4
申请日：2022-09-14
Applicant: 复旦大学
IPC: H01L21/28 , H01L21/02 , H01L21/336 , H01L29/423 , H01L29/51 , C23C14/06 , C23C14/58 , C23C16/02 , C23C16/04 , C23C16/40 , C23C16/455 , C23C16/50 , C23C28/00
Abstract: 本发明公开一种改善铪基铁电器件耐受性的方法。包括以下步骤：在Si衬底上形成第一HZO层，之后形成第一TiN层，并在氮气氛围下进行快速热退火处理，随后，刻蚀去除所述第一TiN层；形成ZrO2层和第二HZO层，之后形成第二TiN层，并在氮气氛围下进行快速热退火处理，通过调控ZrO2层的厚度使其具有适当的反铁电特性，从而削弱铁电器件在极化反转过程中的极化电流的强度，改善铪基铁电器件耐受性；光刻刻蚀所述第二TiN层，形成删极；进行离子注入掺杂，在栅极两侧的硅衬底中形成源区和漏区，并高温退火以激活杂质。
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Patent Agency Ranking
公开(公告)号：CN115410904A
公开(公告)日：2022-11-29
申请号：CN202211112662.9
申请日：2022-09-14
Applicant: 复旦大学
Abstract: 本发明公开一种通过界面技术改善铁电MOS电容性能的方法。该方法包括以下步骤：在Si衬底上形成TiN底电极；在所述TiN底电极上形成ZrO2层；在所述ZrO2层上沉积铪基铁电层；在所述铪基铁电层上形成ZrO2层；在所述ZrO2层上形成TiN顶电极；在氮气氛围下进行快速热退火处理。
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公开(公告)号：CN115410903A
公开(公告)日：2022-11-29
申请号：CN202211112658.2
申请日：2022-09-14
Applicant: 复旦大学
Abstract: 本发明公开一种通过插层技术优化铁电MOS电容性能的方法。该方法包括以下步骤：在Si衬底上形成金属底电极；在所述金属底电极上沉积高k介电层；在所述高k介电层上沉积金属氮化物作为应力夹持层；在所述应力夹持层上沉积铪基铁电层；在所述铪基铁电层上形成金属顶电极；在氮气氛围下进行快速热退火处理。
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公开(公告)号：CN115456154A
公开(公告)日：2022-12-09
申请号：CN202211112676.0
申请日：2022-09-14
Applicant: 复旦大学
Abstract: 本发明一种纳米尺寸的高速神经形态器件及其制备方法。该器件包括：衬底；顶部沟槽，形成在衬底正面；下层电极，其覆盖顶部沟槽的底部、侧壁并延伸覆盖衬底表面；氧化物功能层，形成在所述下层电极上；粘附层，形成在所述氧化物功能层上；顶层电极，形成在所述粘附层上，覆盖粘附层表面并完全填充顶部沟槽；底部沟槽，形成在衬底背面，其贯穿衬底下部使顶部沟槽内的下层电极的部分下表面露出；底层电极，形成在所述底部沟槽中，其填充底部沟槽，与下层电极相接触并覆盖衬底背面，其中，位于顶部沟槽内的所述顶层电极与位于底部沟槽内的所述底层电极的重叠区域小于10nm。
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公开(公告)号：CN115440595A
公开(公告)日：2022-12-06
申请号：CN202211112651.0
申请日：2022-09-14
Applicant: 复旦大学
IPC: H01L21/336 , H01L29/51 , H01L29/78 , H01L27/11585
Abstract: 本发明公开一种基于ZrO2反铁电性的多比特存储场效应晶体管制备方法。包括以下步骤：在Si衬底上沉积SiO2层，并对SiO2层进行光刻、刻蚀露出衬底形成栅极窗口；利用氮等离子体对Si衬底做钝化处理形成Si3N4薄层；形成HZO/ZrO2/HZO叠层结构，通过调控ZrO2的厚度，使ZrO2具有适当的反铁电特性，并通过调节ZrO2两侧HZO的厚度来调控ZrO2反转电流的大小，从而调节ZrO2层反铁电电流特征峰的移动，使器件拥有非易失性多态存储的同时扩大存储窗口；形成TiN层作为栅极，并在N2氛围中退火；刻蚀去除两侧的SiO2层，光刻出源极和漏极的位置并进行离子注入掺杂；形成SiO2边墙，再次进行离子注入，高温快速退火，激活掺杂离子；在源极、漏极和栅极表面形成接触电极。
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公开(公告)号：CN115274452A
公开(公告)日：2022-11-01
申请号：CN202210918679.7
申请日：2022-08-01
Applicant: 复旦大学
IPC: H01L21/336 , H01L21/8234 , H01L29/06 , B82Y40/00
Abstract: 本发明公开一种铁电3D堆叠环栅晶体管的制备方法，包括以下步骤：在衬底上外延生长多重第一Si层/沟道材料层/第二Si层叠层结构，且在各重第一Si层/沟道材料层/第二Si层叠层结构间形成隔离层；对所述第一Si层/沟道材料层/第二Si层叠层结构进行光刻、刻蚀形成纳米柱结构；原子层刻蚀沟道材料形成沟道，通过调整刻蚀深度控制沟道厚度；采用原子层沉积方法和各向异性刻蚀在所述沟道四周制备铪基铁电薄膜，并在其表面形成金属电极，通过调节铪基铁电薄膜的厚度控制沟道长度；在N2环境下进行快速热退火处理使铪基铁电薄膜转变为铁电相，获得铁电3D堆叠环栅晶体管。
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