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公开(公告)号：CN1538454A
公开(公告)日：2004-10-20
申请号：CN200410002963.1
申请日：2004-01-21
Applicant: 因芬尼昂技术股份公司
IPC: G11C11/409 , G11C11/4093 , H01L27/108
CPC classification number: G11C7/1084 , G11C7/1078 , G11C7/109 , G11C7/1093 , G11C11/4093
Abstract: 本发明系关于一种用以缓冲并联供应至一半导体电路模块上之相同芯片，特别是DRAM芯片，之信号之缓冲放大器装置，其具有在每一信号线中之可调式延迟电路(71)，以及一延迟侦测器电路(6)，其系于缓冲放大器装置(1)之输入端及输出端接收源自该缓冲放大器装置之时脉信号，并自此些两信号间撷取相位差，以及产生用于设定该延迟电路(71)之可变延迟时间(Δtvar)之一控制信号。因此，该延迟侦测器电路(6)所设定之该延迟时间系独立于该DRAM内存芯片(13)之参数的变化之外。安排路径至该延迟侦测器电路(6)之输入端之回馈路径(11)系具有与电容组件(10)具有相同结构及相同电性特质之一参考线网络(9)，其中该电容组件(10)系终止被安排线路至该DRAM内存芯片之该线网络(12)且亦终止该参考线网络(9)，并具有与在DRAM内存芯片(13)上信号输入端相同之电容。
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公开(公告)号：CN1538454B
公开(公告)日：2010-06-02
申请号：CN200410002963.1
申请日：2004-01-21
Applicant: 因芬尼昂技术股份公司
IPC: G11C11/409 , G11C11/4093 , H01L27/108
CPC classification number: G11C7/1084 , G11C7/1078 , G11C7/109 , G11C7/1093 , G11C11/4093
Abstract: 本发明系关于一种用以缓冲并联供应至一半导体电路模块上之相同芯片，特别是DRAM芯片，之信号之缓冲放大器装置，其具有在每一信号线中之可调式延迟电路(71)，以及一延迟侦测器电路(6)，其系于缓冲放大器装置(1)之输入端及输出端接收源自该缓冲放大器装置之时脉信号，并自此些两信号间撷取相位差，以及产生用于设定该延迟电路(71)之可变延迟时间(Δtvar)之一控制信号。因此，该延迟侦测器电路(6)所设定之该延迟时间系独立于该DRAM内存芯片(13)之参数的变化之外。安排路径至该延迟侦测器电路(6)之输入端之回馈路径(11)系具有与电容组件(10)具有相同结构及相同电性特质之一参考线网络(9)，其中该电容组件(10)系终止被安排线路至该DRAM内存芯片之该线网络(12)且亦终止该参考线网络(9)，并具有与在DRAM内存芯片(13)上信号输入端相同之电容。
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Patent Agency Ranking
公开(公告)号：CN1472618A
公开(公告)日：2004-02-04
申请号：CN03145751.7
申请日：2003-06-30
Applicant: 因芬尼昂技术股份公司
IPC: G06F1/16
CPC classification number: H05K1/14 , H05K2201/045
Abstract: 藉由具有讯号调节装置(41)之转接卡(4)在系统中提供不具有讯号调节装置之内存模块(2)(未缓冲的，未暂存的)，且随后于具有讯号调节装置之内存模块(2)(未缓冲的，未暂存的)的方式中被操作，藉此系统可以在很简单的方式中扩展，且可依据需求而有弹性地调整，且为该目的仅需一种形态(未缓冲的，未暂存的)的内存模块(2)。
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公开(公告)号：CN1324424C
公开(公告)日：2007-07-04
申请号：CN03145751.7
申请日：2003-06-30
Applicant: 因芬尼昂技术股份公司
IPC: G06F1/16
CPC classification number: H05K1/14 , H05K2201/045
Abstract: 藉由具有讯号调节装置(41)之转接卡(4)在系统中提供不具有讯号调节装置之内存模块(2)(未缓冲的，未暂存的)，且随后于具有讯号调节装置之内存模块(2)(未缓冲的，未暂存的)的方式中被操作，藉此系统可以在很简单的方式中扩展，且可依据需求而有弹性地调整，且为该目的仅需一种形态(未缓冲的，未暂存的)的内存模块(2)。
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公开(公告)号：CN1472845A
公开(公告)日：2004-02-04
申请号：CN03145759.2
申请日：2003-06-30
Applicant: 因芬尼昂技术股份公司
CPC classification number: H01R12/52 , H01R12/716
Abstract: 本发明提供了一连接器(1)，系用以将具有彼此兼容之接口的交换组合(2)在一基板(3)上予以定位并产生接触，其包含伴随有接触组件(7)以及在对应的接触组件间存有内部接触连接(10)的复数个插座装置(51，52，...)，其结果便是在交换组合(2)间的连接长度被缩短了，信号传播时间亦被缩短，那么在交换组合(2)便得以使用一较高时脉速度来操作。
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公开(公告)号：CN1305175C
公开(公告)日：2007-03-14
申请号：CN03145759.2
申请日：2003-06-30
Applicant: 因芬尼昂技术股份公司
CPC classification number: H01R12/52 , H01R12/716
Abstract: 本发明提供了一连接器(1)，用以将具有彼此兼容的接口的交换部件(2)在一基板(3)上予以定位并产生接触，其包含伴随有接触组件(7)以及在对应的接触组件间存有内部接触连接(10)的多个插座装置(51，52，...)，其结果便是在交换部件(2)间的连接长度被缩短了，信号传播时间亦被缩短，那么在交换部件(2)便得以使用一较高时脉速度来操作。
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公开(公告)号：CN1534780A
公开(公告)日：2004-10-06
申请号：CN200310102652.8
申请日：2003-10-28
Applicant: 因芬尼昂技术股份公司
CPC classification number: G11C5/063 , G11C5/04 , H01L2224/16225 , H05K1/14
Abstract: 在一个记忆装置之记忆模块(2)中，该记忆装置系具有一个由复数个信号线(31、32)所组成的总线系统，每个信号线(31、32)分别必须已经不具任何柱塞的由一供应接触装置(23a)而被制造到一放电接触装置(23b)，其系紧邻于该供应接触装置(23a)而配置，以便提升在该记忆装置内的最大数据传输速度。在该供应接触装置(23a)与该放电接触装置(23b)之间，每个该信号线系连续地透过连接组件(221)而以一最小距离被安置，其中该连接组件(221)系与位在联合于信号线(31、32)的记忆芯片(22)上的该信号线(31、32)相联合。
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