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公开(公告)号：CN1815731A
公开(公告)日：2006-08-09
申请号：CN200510128956.0
申请日：2005-12-02
Applicant: 因芬尼昂技术股份公司
Abstract: 一种半导体存储器模块，包括多个半导体存储器芯片和将输入时钟信号和输入命令和地址信号提供给半导体存储器芯片的汇流信号线。时钟信号再生电路和寄存器电路在半导体存储器模块上布置在连接到汇流信号线的公共芯片封装体内。时钟信号再生电路和寄存器电路分别调节输入时钟信号和临时存储的输入命令和地址信号，分别将被调节的时钟信号和临时存储的命令和地址信号乘以因数1∶X，并分别向半导体存储器芯片提供被调节的时钟信号和临时存储的命令和地址信号。
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公开(公告)号：CN1266611C
公开(公告)日：2006-07-26
申请号：CN200310119509.X
申请日：2003-12-01
Applicant: 因芬尼昂技术股份公司
CPC classification number: G11C7/1066 , G11C7/1006
Abstract: 以DDR-DRAMs(2)为基础之内存模块(1)被提供一缓冲错误检测模块(7)，其整合一错误数据内存及一缓冲器/再驱动器功能，以调整传输至该内存模块(1)及从该内存模块(1)输出的信号，并适用于校正存储在该DDR-DRAMs(2)中之有用数据。该缓冲错误检测模块(7)整合了依据限定工业标准之受限内存模块尺寸中之内存模块上之一错误校正构想及一缓冲器/再驱动器构想，简化并改善了数据线(5)或控制及地址线(61，62)之路径，同时由于至数据内存系统之错误传输数据的降低，因而确实增加了数据传输速率。
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公开(公告)号：CN1804815A
公开(公告)日：2006-07-19
申请号：CN200510127111.X
申请日：2005-11-21
Applicant: 因芬尼昂技术股份公司
Inventor： H·鲁克鲍尔
CPC classification number: G06F13/4243
Abstract: 提供了在存储模块中使用的存储装置和操作存储装置的方法。在一个实施例中，存储装置包括存储器阵列、存储器存取逻辑电路、命令接口、转发器单元，存储器存取逻辑电路用于根据命令数据控制对存储器阵列的存取，命令接口用于建立与存储控制器的点对点互连并包含用于接收指示命令数据的第一和第二命令信号的第一和第二命令端口，转发器单元用于经由第一命令端口接收第一命令信号并将第一命令信号转发到转发端口。
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公开(公告)号：CN100377062C
公开(公告)日：2008-03-26
申请号：CN200510106493.8
申请日：2005-09-30
Applicant: 因芬尼昂技术股份公司
IPC: G06F3/06
CPC classification number: G11C5/04 , G11C5/063 , G11C7/22 , G11C7/222 , G11C11/4076
Abstract: 本发明涉及一种具有两条时钟线的存储装置的存储系统。本发明的一个实施例提供了一种存储系统，包括：至少一个存储装置；控制存储装置操作的存储控制器；第一时钟线，其从存储控制器的写时钟输出延伸到该存储装置的时钟端口，以将时钟信号提供给该存储装置；以及第二时钟线，其从该存储装置的时钟端口延伸到存储控制器的读时钟输入，以将施加到存储装置时钟端口的时钟信号转发回存储控制器的读时钟输入。该存储装置可进一步包括同步电路，其适合于接收来自存储控制器的时钟信号，并提供与所转发的时钟信号同步的输出数据。
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公开(公告)号：CN1783331A
公开(公告)日：2006-06-07
申请号：CN200510118525.6
申请日：2005-10-27
Applicant: 因芬尼昂技术股份公司
Inventor： H·鲁克鲍尔
IPC: G11C7/22
CPC classification number: G11C7/1051 , G11C7/1066
Abstract: 提出一种半导体存储器系统，在其中跟随写/读指令(WRITE)的指令/地址数据(CA)的、一个脉冲串的存储器数据(DQ)的传输用修改后的时钟信号(CLK)来标识。该修改后的时钟信号(CLK)包括具有被屏蔽掉的时钟边沿的标识区域(3，4)，因此存储器数据(DQ)的传输可以用跟随该标识区域(3，4)的时钟边沿来表示。
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Patent Agency Ranking
公开(公告)号：CN1324424C
公开(公告)日：2007-07-04
申请号：CN03145751.7
申请日：2003-06-30
Applicant: 因芬尼昂技术股份公司
IPC: G06F1/16
CPC classification number: H05K1/14 , H05K2201/045
Abstract: 藉由具有讯号调节装置(41)之转接卡(4)在系统中提供不具有讯号调节装置之内存模块(2)(未缓冲的，未暂存的)，且随后于具有讯号调节装置之内存模块(2)(未缓冲的，未暂存的)的方式中被操作，藉此系统可以在很简单的方式中扩展，且可依据需求而有弹性地调整，且为该目的仅需一种形态(未缓冲的，未暂存的)的内存模块(2)。
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公开(公告)号：CN1832020A
公开(公告)日：2006-09-13
申请号：CN200510023036.2
申请日：2005-11-24
Applicant: 因芬尼昂技术股份公司
CPC classification number: G06F12/0862 , G06F2212/6022
Abstract: 本发明涉及一种集成存储装置，包括：排列在字线和位线处的存储单元，其中存储单元可以2n位组寻址，其中n是整数；预取读出单元，并行地从被寻址的存储区域预取被寻址的2n数据位组；缓冲存储器，缓冲该数量的预取数据位；m个输出端口，输出在缓冲存储器里缓冲的数据位；输出控制器，控制在缓冲存储器里缓冲的数据位以m位组在一个或多个连续的周期输出到m个输出端口，其特征在于输出端口数m和可寻址存储单元组的任何可能数目2n都不同。
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公开(公告)号：CN1825466A
公开(公告)日：2006-08-30
申请号：CN200510136397.8
申请日：2005-12-13
Applicant: 因芬尼昂技术股份公司
CPC classification number: G06F13/1631 , G11C7/1012 , G11C7/1051 , G11C7/1069 , G11C8/12 , G11C11/4093 , G11C2207/107
Abstract: 本发明的一个实施例提供包括多个存储体组的存储器装置，其中每个存储体包括存储器阵列并适合于在数据访问中被读出；多条内部数据总线和多条内部命令和地址总线被各自连接到所述多个存储体组，以便于每个存储体组与所述内部数据总线之一和所述内部命令和地址总线之一相关联；从外部接收命令和地址数据的命令和地址端口；以及根据所述地址数据，经由所述相关的命令和地址总线指示所述接收的命令和地址数据到所述存储体组之一的命令和地址单元，以及接收在数据访问中经由各自的内部数据总线从存储体组之一读出的数据并且连续地输出所述接收数据的数据输出单元。
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公开(公告)号：CN1472845A
公开(公告)日：2004-02-04
申请号：CN03145759.2
申请日：2003-06-30
Applicant: 因芬尼昂技术股份公司
CPC classification number: H01R12/52 , H01R12/716
Abstract: 本发明提供了一连接器(1)，系用以将具有彼此兼容之接口的交换组合(2)在一基板(3)上予以定位并产生接触，其包含伴随有接触组件(7)以及在对应的接触组件间存有内部接触连接(10)的复数个插座装置(51，52，...)，其结果便是在交换组合(2)间的连接长度被缩短了，信号传播时间亦被缩短，那么在交换组合(2)便得以使用一较高时脉速度来操作。
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公开(公告)号：CN1305175C
公开(公告)日：2007-03-14
申请号：CN03145759.2
申请日：2003-06-30
Applicant: 因芬尼昂技术股份公司
CPC classification number: H01R12/52 , H01R12/716
Abstract: 本发明提供了一连接器(1)，用以将具有彼此兼容的接口的交换部件(2)在一基板(3)上予以定位并产生接触，其包含伴随有接触组件(7)以及在对应的接触组件间存有内部接触连接(10)的多个插座装置(51，52，...)，其结果便是在交换部件(2)间的连接长度被缩短了，信号传播时间亦被缩短，那么在交换部件(2)便得以使用一较高时脉速度来操作。
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