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公开(公告)号：CN119720894A
公开(公告)日：2025-03-28
申请号：CN202411235759.8
申请日：2024-09-04
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/337 , G06F30/392 , G06F30/33
Abstract: 本发明提供一种用于检查设计中的标准单元间隔品质的方法及系统。所述方法包括提供第一标准单元。确定第一标准单元的单元环境，并基于单元环境，在第一标准单元的第一边界和第一邻近单元的边界之间确定第一可行距离。基于单元环境，在第一标准单元的第二边界和第二邻近单元的边界之间确定第二可行距离。在第一标准单元和第二标准单元之间提供可行间隔，并基于第一可行距离、第二可行距离和第一标准单元的单元间距进行可行间隔的评估。制造包括响应评估的第一标准单元的集成电路。本发明涉及使用品质检查工艺的结果来改进和优化标准单元设计。
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公开(公告)号：CN110941936B
公开(公告)日：2024-11-29
申请号：CN201910891552.9
申请日：2019-09-20
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , G06F30/30
Abstract: 本揭示提供一种集成电路，此集成电路包括第一正反器及第二正反器。第一正反器具有第一驱动能力。第二正反器具有不同于第一驱动能力的第二驱动能力。第一正反器及第二正反器为多位元正反器的部分，此多位元正反器经配置以共用至少第一时脉引脚。第一时脉引脚经配置以接收第一时脉信号。
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公开(公告)号：CN108121168B
公开(公告)日：2021-11-02
申请号：CN201710366924.7
申请日：2017-05-23
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F7/20
Abstract: 本揭露实施例涉及利用对布局进行分解以进行用以转移光掩模图案至光刻胶的多次图案化光刻来形成半导体装置的方法及系统及一种制造半导体装置的方法。对布局进行分解以进行用以转移光掩模图案至光刻胶的多次图案化光刻来形成半导体装置的方法包括接收代表半导体装置的布局的输入。布局包括单元的多条导电线。导电线中的第一组导电线被导电线中的第二组导电线上覆。所述方法进一步包括将第二组导电线划分成多个群组。第一群组具有与第二群组不同数目的来自所述第二组的导电线。所述方法进一步包括将被第一群组的导电线上覆的第一组中的导电线指配给第一光掩模，以及将被第二群组的导电线上覆的第一组中的导电线指配给第二光掩模及第三光掩模。
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公开(公告)号：CN113283206A
公开(公告)日：2021-08-20
申请号：CN202110126234.0
申请日：2021-01-29
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , H01L27/02
Abstract: 一种产生集成电路的布局设计的方法。方法包括形成第一区域，此第一区域具有在第一方向上延伸的至少两个第一类型单元行。第一类型单元行的每一者具有沿着垂直于第一方向的第二方向量测的第一行高度。方法亦包括形成第二区域，此第二区域具有在第一方向上延伸的至少两个第二类型单元行。第二类型单元行的每一者具有沿着第二方向量测的第二行高度。第一区域邻接第二区域，并且第一类型单元行的第一行高度与第二类型单元行的第二行高度不同。
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公开(公告)号：CN107039525B
公开(公告)日：2020-05-01
申请号：CN201610903438.X
申请日：2016-10-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/768 , H01L23/48
Abstract: 本发明实施例涉及一种具有防止诸如电迁移的可靠性问题的通孔轨的集成电路。在一些实施例中，集成电路具有在半导体衬底上方布置的多个第一导电接触件。在多个第一导电接触件上方布置第一金属互连引线，且在第一金属互连引线上方布置第二金属互连引线。通孔轨布置在第一金属互连引线上方且电连接第一金属互连引线和第二金属互连引线。通孔轨具有在多个导电接触件的两个或多个上方连续延伸的长度。通孔轨的长度在第一金属互连引线和第二金属互连引线之间且沿着通孔轨的长度提供了增加的横截面积，从而减轻集成电路内的电迁移。本发明实施例涉及用于高功率电迁移的通孔轨解决方案。
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Patent Agency Ranking
公开(公告)号：CN110729234A
公开(公告)日：2020-01-24
申请号：CN201910572282.5
申请日：2019-06-28
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本案提供一种调整集成电路的方法，包括以下步骤：识别在电线布局中第一位置处的第一电线；加宽第一位置处的第一电线以变为加宽第一电线；关于第一参数，计算加宽第一电线的效能结果；以及比较加宽第一电线的效能结果与第一参数效能阈值。电线布局中邻近于第一位置的第二位置为第一空位置。
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公开(公告)号：CN108228955A
公开(公告)日：2018-06-29
申请号：CN201710669947.5
申请日：2017-08-08
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G06F17/5077 , G06F17/5009 , G06F17/5031 , G06F17/505 , G06F17/5072 , G06F2217/06 , G06F2217/84 , H01L23/5226 , H01L27/0207
Abstract: 一种半导体装置的布局系统，包括处理器和计算机可读取媒体。计算机可读取媒体连接至处理器。计算机可读取媒体配置以储存多个指令。处理器是配置以执行指令，以根据在由设计文件所指出的半导体装置中的单元(Cell)的至少一个参数，来决定指出通孔柱结构的布局图案，此通孔柱结构符合电迁移规则。通孔柱结构包含多个金属层和至少一个通孔，此至少一个通孔耦合至上述金属层。处理器更配置以执行指令，以将指出通孔柱结构的布局图案包含于设计文件中。处理器更配置以执行指令，以产生指出设计文件的数据，来制造前述的半导体装置。
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公开(公告)号：CN104765902B
公开(公告)日：2018-04-17
申请号：CN201410507469.4
申请日：2014-09-28
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5031 , G06F17/5068 , G06F17/5072 , G06F17/5081 , G06F2217/12 , G06F2217/84
Abstract: 本发明提供了一种使用考虑不同电路拓扑结构生成的输入波形特征化单元。在一些实施例中，在通过至少一个处理器所执行的方法中，考虑驱动单元的前级驱动器的不同电路拓扑结构以得到相同输入转换特性，通过至少一个处理器关于输入转换特性来特征化单元。
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公开(公告)号：CN107145618A
公开(公告)日：2017-09-08
申请号：CN201710023966.0
申请日：2017-01-13
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
Abstract: 本发明的实施例公开了一种用于多重图案化技术的设计规则检查的方法，包括：确定是否存在表示集成电路(IC)的布局的多重图案化的图案的至少五个邻近的图案中的任意两个之间的每一个间隔都小于阈值间隔的冲突图形；以及如果存在冲突图形，则修改多重图案化的图案以排除由冲突图形表示的图案，以用于IC的制造。本发明的实施例还公开了一种用于多重图案化技术的设计规则检查的系统。
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公开(公告)号：CN108228955B
公开(公告)日：2024-05-28
申请号：CN201710669947.5
申请日：2017-08-08
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , H01L27/02
Abstract: 一种半导体装置的布局系统，包括处理器和计算机可读取媒体。计算机可读取媒体连接至处理器。计算机可读取媒体配置以储存多个指令。处理器是配置以执行指令，以根据在由设计文件所指出的半导体装置中的单元(Cell)的至少一个参数，来决定指出通孔柱结构的布局图案，此通孔柱结构符合电迁移规则。通孔柱结构包含多个金属层和至少一个通孔，此至少一个通孔耦合至上述金属层。处理器更配置以执行指令，以将指出通孔柱结构的布局图案包含于设计文件中。处理器更配置以执行指令，以产生指出设计文件的数据，来制造前述的半导体装置。
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