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公开(公告)号：CN115377201A
公开(公告)日：2022-11-22
申请号：CN202211067410.9
申请日：2022-09-01
Applicant: 南京大学
IPC: H01L29/10 , H01L29/78 , H01L29/06 , H01L27/088
Abstract: 本发明公开了一种通过源漏电压操作的非对称电极可重构晶体管，包括衬底和设置于所述衬底上的多台阶沟道内分布有掺杂纳米线阵列，位于所述掺杂纳米线阵列两端且垂直于所述掺杂纳米线方向分别沉淀有漏极接触金属和源极接触金属，所述衬底两端的漏极接触金属与源极接触金属之间的上方沉积有栅介质层及栅极薄膜层。采用非对称的源漏极金属和掺杂纳米线沟道进行接触，能够获得非对称的肖特基势垒，通过漏极电压的预偏置效果可以初始调节漏极金属和掺杂纳米线沟道之间的肖特基势垒，改变漏极电压的正负加上栅极调控，即可改变晶体管的极性，获得无需改变载流子类型的可重构晶体管。
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公开(公告)号：CN115377201B
公开(公告)日：2025-05-09
申请号：CN202211067410.9
申请日：2022-09-01
Applicant: 南京大学
Abstract: 本发明公开了一种通过源漏电压操作的非对称电极可重构晶体管，包括衬底和设置于所述衬底上的多台阶沟道内分布有掺杂纳米线阵列，位于所述掺杂纳米线阵列两端且垂直于所述掺杂纳米线方向分别沉淀有漏极接触金属和源极接触金属，所述衬底两端的漏极接触金属与源极接触金属之间的上方沉积有栅介质层及栅极薄膜层。采用非对称的源漏极金属和掺杂纳米线沟道进行接触，能够获得非对称的肖特基势垒，通过漏极电压的预偏置效果可以初始调节漏极金属和掺杂纳米线沟道之间的肖特基势垒，改变漏极电压的正负加上栅极调控，即可改变晶体管的极性，获得无需改变载流子类型的可重构晶体管。
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公开(公告)号：CN119698021A
公开(公告)日：2025-03-25
申请号：CN202510194397.0
申请日：2025-02-21
Applicant: 南京大学
Abstract: 本发明涉及微电子制造技术领域。本发明公开了一种具有悬空纳米线结构的IGZO‑FET器件，悬空纳米线结构表面由内而外依次沉积有栅介质层，IGZO沟道层及源、漏电极层，悬空电极及其链接的悬空纳米线构成CAA IGZO‑FET器件的栅电极，悬空电极设有开孔区域用以对由悬空电极链接悬空纳米线形成的栅电极施加栅极电压；或悬空纳米线结构表面由内而外依次沉积有缓冲层，IGZO沟道层，源、漏电极层，栅介质层及栅电极层构成GAA IGZO‑FET器件。本发明获得的高驱动电流和低的亚阈值摆幅，有效提升了高性能IGZO晶体管的集成密度，适用于高清显示和高密度集成电路。
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公开(公告)号：CN118969600A
公开(公告)日：2024-11-15
申请号：CN202411090297.5
申请日：2024-08-09
Applicant: 南京大学
IPC: H01L21/02 , H01L21/3105 , B82Y40/00 , B82Y30/00 , H01L21/311
Abstract: 本发明公开一种结合垂直侧壁上的叠层结构和CMP工艺制备平面超细密排沟槽结构，并通过平面固液固的纳米线生长方法，制备出可定位的平面超细密排纳米线，并通过编程引导技术实现阵列化。本发明有望突破长期以来由于光刻技术限制无法大规模集成制备平面超细纳米线的关键技术瓶颈，在低热预算、微米级别光刻精度下且能够在没有高晶格质量的晶圆衬底上实现平面超细纳米线阵列，可大规模运用于三维集成的后端。
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Patent Agency Ranking
公开(公告)号：CN118412284A
公开(公告)日：2024-07-30
申请号：CN202410509551.4
申请日：2024-04-25
Applicant: 南京大学
IPC: H01L21/34 , H01L29/786 , H01L29/417 , B82Y40/00 , B82Y10/00
Abstract: 本发明公开了一种具备超高等效迁移率的硅纳米线栅控晶体管器件的制备方法，包括利用光刻技术定义栅极图案，并利用蒸发、溅射工艺沉积导电栅极连接超密周期性回转结构的晶态纳米线；在所述晶态纳米线‑导电栅极连接结构上沉积介质层；定位沉积沟道层，所述超密周期性回转结构的晶态纳米线位于所述沟道层下方，对所述沟道层具有栅控作用；定位源极、漏极区域，沉积导电源极层、漏极层得到由硅纳米线栅控的具备超高等效迁移率的晶体管器件。本发明利用纳米线材料栅控沟道层，能够获得兼具高集成度和高迁移率的TFT，有望突破长期以来显示技术中超高分辨率和超快刷新率技术矛盾的关键瓶颈，引领显示技术向多维度共同发展。
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公开(公告)号：CN113968571B
公开(公告)日：2023-06-06
申请号：CN202111227324.5
申请日：2021-10-21
Applicant: 南京大学
Abstract: 本发明公开了一种防串扰自限制的超细密排晶硅纳米线制备方法，包括如下步骤：1）采用旋涂的方法在衬底上旋涂一层电刻胶；2）利用电子束直写对预设形状的无掩膜图案进行曝光，电刻胶变性成为二氧化硅，曝光后形成由宽激活生长区域沟道和窄密排沟道构成的闭合沟道；3）以步骤2）所形成的闭合沟道为衬底，再次利用光刻电子束直写或者掩膜板技术在所述宽激活生长区域定义横向于沟道的图案并进行显影，以定义催化剂区域；4）在定义的催化剂区域淀积一层带状的催化金属层。本发明通过激活生长逐渐转变为限制引导，能够实现100%长线率，同时更为严格地控制纳米线的直径及生长路径并具有更高地晶格质量。
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公开(公告)号：CN119855221A
公开(公告)日：2025-04-18
申请号：CN202510336276.5
申请日：2025-03-21
Applicant: 南京大学
Abstract: 本发明涉及微电子制造技术领域。本发明利用阶梯型的叠层沟槽制备以及IPSLS的纳米线生长方式，实现自分层可寻址的三维堆叠纳米线集成并有利于制备可寻址的三维集成器件，能够大大提高集成密度，提升器件性能。同时本发明基于阶梯型的三维堆叠纳米线提出了一种CFET结构的制备方式，采用不同的催化金属在不同的阶梯层内生长不同类型的纳米线，而后对每个阶梯光刻定义并制备源漏金属，并沉积栅介质层和栅极薄膜层，能够通过一次生长制备多层沟道，从而在三维方向上实现CFET的多层堆叠并实现可寻址，大大提高了器件的集成密度，简化了制备流程、工艺稳定性及可靠性。
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公开(公告)号：CN119698021B
公开(公告)日：2025-05-23
申请号：CN202510194397.0
申请日：2025-02-21
Applicant: 南京大学
Abstract: 本发明涉及微电子制造技术领域。本发明公开了一种具有悬空纳米线结构的IGZO‑FET器件，悬空纳米线结构表面由内而外依次沉积有栅介质层，IGZO沟道层及源、漏电极层，悬空电极及其链接的悬空纳米线构成CAA IGZO‑FET器件的栅电极，悬空电极设有开孔区域用以对由悬空电极链接悬空纳米线形成的栅电极施加栅极电压；或悬空纳米线结构表面由内而外依次沉积有缓冲层，IGZO沟道层，源、漏电极层，栅介质层及栅电极层构成GAA IGZO‑FET器件。本发明获得的高驱动电流和低的亚阈值摆幅，有效提升了高性能IGZO晶体管的集成密度，适用于高清显示和高密度集成电路。
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公开(公告)号：CN113968571A
公开(公告)日：2022-01-25
申请号：CN202111227324.5
申请日：2021-10-21
Applicant: 南京大学
Abstract: 本发明公开了一种防串扰自限制的超细密排晶硅纳米线制备方法，包括如下步骤：1）采用旋涂的方法在衬底上旋涂一层电刻胶；2）利用电子束直写对预设形状的无掩膜图案进行曝光，电刻胶变性成为二氧化硅，曝光后形成由宽激活生长区域沟道和窄密排沟道构成的闭合沟道；3）以步骤2）所形成的闭合沟道为衬底，再次利用光刻电子束直写或者掩膜板技术在所述宽激活生长区域定义横向于沟道的图案并进行显影，以定义催化剂区域；4）在定义的催化剂区域淀积一层带状的催化金属层。本发明通过激活生长逐渐转变为限制引导，能够实现100%长线率，同时更为严格地控制纳米线的直径及生长路径并具有更高地晶格质量。
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