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公开(公告)号：CN117577598B
公开(公告)日：2024-05-14
申请号：CN202311617776.3
申请日：2023-11-30
Applicant: 之江实验室
IPC: H01L23/32 , H01L23/473
Abstract: 本发明公开了一种基于晶上处理器的装卸装置，利用基座上的通孔，使得第二支撑装置的支撑杆较为容易的与晶上处理器的支持区域相贴合，在晶上处理器安装在基座的凹槽内时，通过控制升降装置垂直方向和水平方向的精密移动，避免了晶上处理器的边沿与基座凹槽内壁产生摩擦或应力导致晶上处理器的破碎；将晶上处理器从基座的凹槽内拆卸过程中，由于晶上处理器下表面的支撑区域下方为通孔，从而减小了基座与晶上处理器间真空区域的面积，在拆卸过程中利用支撑杆使晶上处理器受到多点均匀的支撑力，进而克服导热硅脂的粘性和晶上处理器下表面与基座的真空吸附力，使得晶上处理器完整的从基座的凹槽内分离。本发明还公开了基于晶上处理器的装卸方法。
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公开(公告)号：CN117577598A
公开(公告)日：2024-02-20
申请号：CN202311617776.3
申请日：2023-11-30
Applicant: 之江实验室
IPC: H01L23/32 , H01L23/473
Abstract: 本发明公开了一种基于晶上处理器的装卸装置，利用基座上的通孔，使得第二支撑装置的支撑杆较为容易的与晶上处理器的支持区域相贴合，在晶上处理器安装在基座的凹槽内时，通过控制升降装置垂直方向和水平方向的精密移动，避免了晶上处理器的边沿与基座凹槽内壁产生摩擦或应力导致晶上处理器的破碎；将晶上处理器从基座的凹槽内拆卸过程中，由于晶上处理器下表面的支撑区域下方为通孔，从而减小了基座与晶上处理器间真空区域的面积，在拆卸过程中利用支撑杆使晶上处理器受到多点均匀的支撑力，进而克服导热硅脂的粘性和晶上处理器下表面与基座的真空吸附力，使得晶上处理器完整的从基座的凹槽内分离。本发明还公开了基于晶上处理器的装卸方法。
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公开(公告)号：CN115237036B
公开(公告)日：2023-01-10
申请号：CN202211155809.2
申请日：2022-09-22
Applicant: 之江实验室
IPC: G05B19/042
Abstract: 本发明公开了一种针对晶圆级处理器系统的全数字化管理装置，使用可编程逻辑器件实现了对晶圆处理器系统主要功能单元的精细化控制，利用可编程逻辑器件多引脚和并行处理的优势，为每个单元提供独立的主控制器和物理通道，实现了高效率、高实时管理和故障隔离，使所有带有总线协议的被管理功能单元的从机地址实现了归一化。拓扑上，使用多个可编程逻辑器件组成一主多从的结构，主机与从机之间通过全双工高速接口连接，实现了管理IO引脚的扩展。将主控单元与从扩展单元安装在供电系统的不同层，有效利用了晶圆处理器供电板的空间，使由可编程逻辑器件组成的管理装置不影响系统的整体尺寸、供电密度和配电损耗。
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公开(公告)号：CN115237822B
公开(公告)日：2022-12-30
申请号：CN202211155810.5
申请日：2022-09-22
Applicant: 之江实验室
IPC: G06F12/02 , H04L61/5038 , H04L69/08 , H04L41/0823
Abstract: 本发明公开了一种针对晶圆级处理器IIC配置接口的地址优化装置，包括硅基板中的IIC控制模块和晶圆处理器供电板中的协议转换单元，所述硅基板中的IIC控制模块使用硅基板内的晶体管实现，包含冗余模块，所述供电板中的协议转换单元为CPLD或FPGA器件，其内部包含对外接口控制器、协议转换模块、IIC主控制器、通道切换MUX等模块，本发明针对晶圆处理器中大量以IIC为配置接口的Die处理器，将晶圆处理器系统中的所有Die处理器的IIC配置接口地址归一化，并将IIC时钟和数据线进行精简，大幅度减少晶圆处理器与供电系统之间的连接通道数量，从而完成了通道隔离，降低了连接通道的密度，提升了系统可靠性。
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公开(公告)号：CN116803550B
公开(公告)日：2023-12-22
申请号：CN202311095635.X
申请日：2023-08-29
Applicant: 之江实验室
Abstract: 本发明公开了一种针对晶上系统的测试组装方法及装置，属于集成电路技术领域。所述供电测试装置包括PCB板以及装载于PCB板上的供电模块、测试探针以及调试接口模块，为单个异构处理单元中所有电压域分配独立的电源轨，可监控每个芯粒及其电压域的工作状态。本发明还提供了利用供电测试装置进行晶上系统测试组装方法，在晶上系统的组装过程中逐步检测系统中每一个异构单元中的芯粒是否正常，对于失效的芯粒，切断其供电路径，使其不消耗晶上系统的电能，并且不影响其他芯粒的正常工作。利用本发明可提早发现晶上系统在逐级装配时可能存在的故障和失效问题，并对故障和失效电路进行处理，为晶上系统组装后可靠稳定的运行提供保障。
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Patent Agency Ranking
公开(公告)号：CN116127905A
公开(公告)日：2023-05-16
申请号：CN202310402712.5
申请日：2023-04-06
Applicant: 之江实验室
IPC: G06F30/392 , G06F30/394 , G06F30/398 , H01L23/488 , G06F115/12
Abstract: 本发明涉及一种用于设计基板的方法、基板及晶圆级芯粒集成结构，所述基板包括依次堆叠的第一焊盘组、互联层和第二焊盘组；芯粒贴装于芯粒焊盘上，所述芯粒焊盘用于键合至所述第二焊盘组，以使所述芯粒、所述芯粒焊盘和所述基板构成晶圆级芯粒集成结构；PCB焊盘的两面分别用于键合PCB板和所述第一焊盘组，以使所述PCB板、所述PCB焊盘和所述晶圆级芯粒集成结构构成目标交换系统。芯粒通过互联层内部三维布线作为和PCB板之间的信号传输过渡，避免了芯粒和PCB板之间直接信号传输，也就避免了芯粒和PCB板之间因尺寸不匹配或者热膨胀系数等原因造成的信号传输迟延，从而提升信号传输性能。
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公开(公告)号：CN113660052B
公开(公告)日：2022-02-15
申请号：CN202111227438.X
申请日：2021-10-21
Applicant: 之江实验室
IPC: H04J3/06
Abstract: 本发明涉及以太网时钟同步技术领域，特别是涉及一种基于内生安全机制的精密时钟同步装置和方法，该装置采用纯硬件逻辑，包括主时钟和从时钟，主时钟与从时钟之间同步报文的交互在物理上使用同一个通道，即同步报文传输通道，主时钟包括：主时钟同步模块、加密发送模块，从时钟包括：从时钟同步模块、解密接收模块，所述加密发送模块接收主时钟同步模块发送的带有时间戳的同步报文，对该报文进行加密标识处理，后通过同步报文传输通道发送给解密接收模块进行解密裁决处理，后输出至从时钟同步模块计算时钟同步偏差和进行同步反馈，完成时钟同步。本发明能有效解决时钟同步系统中存在的安全隐患，提高时间敏感系统中时钟同步的安全性。
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公开(公告)号：CN113660052A
公开(公告)日：2021-11-16
申请号：CN202111227438.X
申请日：2021-10-21
Applicant: 之江实验室
Abstract: 本发明涉及以太网时钟同步技术领域，特别是涉及一种基于内生安全机制的精密时钟同步装置和方法，该装置采用纯硬件逻辑，包括主时钟和从时钟，主时钟与从时钟之间同步报文的交互在物理上使用同一个通道，即同步报文传输通道，主时钟包括：主时钟同步模块、加密发送模块，从时钟包括：从时钟同步模块、解密接收模块，所述加密发送模块接收主时钟同步模块发送的带有时间戳的同步报文，对该报文进行加密标识处理，后通过同步报文传输通道发送给解密接收模块进行解密裁决处理，后输出至从时钟同步模块计算时钟同步偏差和进行同步反馈，完成时钟同步。本发明能有效解决时钟同步系统中存在的安全隐患，提高时间敏感系统中时钟同步的安全性。
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公开(公告)号：CN117153811A
公开(公告)日：2023-12-01
申请号：CN202311101171.9
申请日：2023-08-29
Applicant: 之江实验室
IPC: H01L23/498 , H01L23/48 , H01L23/473 , H01L25/16
Abstract: 本发明公开了一种针对晶上系统的供电装置，本发明将供电网络从硅基板分离出来，使得芯粒层中的芯粒正面通过硅基板的信号线实现高密度信号互连，而芯粒的背面通过与位于IC载板内的供电网络连接以获得供电，因此，减少了芯粒和硅基板的内部金属层数，进而降低了供电损耗和电压降。由于本发明提供的硅基板仅仅用于高速信号互连，其内部不使用供电的TSV，因此不需要将硅基板减薄，极大减小了硅基板的翘曲度，增强了硅基板的韧性，使得安装过程中硅基板不易破碎。
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公开(公告)号：CN116306455B
公开(公告)日：2023-08-11
申请号：CN202211663760.1
申请日：2022-12-23
Applicant: 之江实验室
IPC: G06F30/392 , G06F115/12
Abstract: 本发明公开了一种适用于2D‑Mesh拓扑的晶上系统的高速配置管理方法，包括以下步骤：晶上系统的每个芯粒通过芯粒间互连通信通道完成物理坐标的自动生成；管理服务器通过晶上系统的对外高速数据通信接口，通过芯粒间互连通道并根据物理坐标定位到每个芯粒，实现对每个芯粒的配置管理。采用的带内管理模式利用晶上系统传输数据的对外高速接口，无需其他接口就可以完成芯粒的配置，节省了晶上系统中配置电路的面积和能耗，芯粒在上电后自动生成物理坐标，无需在芯粒外部引出大量的地址线，降低了配置电路的复杂度，进而降低了晶上系统的故障率，也无需设计者针对每个芯粒手动分配不同的地址值，降低了配置电路的设计工作量。
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