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公开(公告)号：CN110088740A
公开(公告)日：2019-08-02
申请号：CN201780059962.6
申请日：2017-09-30
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F12/0873
Abstract: 本申请公开了一种非易失性内存NVM的持久化方法和计算设备，内存控制器关联的至少两个内存写指令集合中每个内存写指令集合配置有信用度值，介质控制器关联的至少两个介质写指令集合中每个介质写指令集合配置为信用度值，通过写指令的收发状态和执行状态变更信用度值，多个内存写指令集合各自对应的信用度值与介质控制器中设置的多个介质写指令集合各自对应的信用度值保持同步，内存控制器与介质控制器的信用度值保持同步后，能准确根据信用度值查询写指令是否完成持久化。同时，通过设置多个内存写指令集合，在持久化查询时能实现以内存写指令集合为粒度的局部阻塞，以提高内存控制器的并行处理效率。
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公开(公告)号：CN107783909A
公开(公告)日：2018-03-09
申请号：CN201610716253.8
申请日：2016-08-24
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
CPC classification number: G06F12/0638 , G06F13/4234 , G11C7/1024
Abstract: 本发明实施例提供一种内存地址总线扩展方法及装置，涉及计算机技术领域。该方法包括：处理器向本地控制器发送第一数据访问请求，第一数据访问请求包含第一目标数据的第一拍列地址信息，第一数据访问请求为写数据指令或者读数据指令；处理器向本地控制器发送第二数据访问请求，第二数据访问请求包含第一目标数据的第二拍列地址信息，第一拍列地址信息和第二拍列地址信息用于指示第一目标数据的地址，第二数据访问请求为写数据指令或者读数据指令，且与第一数据访问请求的指令类型相同；若第一数据访问请求为读数据指令，处理器接收本地控制器发送的第一目标数据；若第一数据访问请求为写数据指令，处理器向本地控制器发送第一目标数据。
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公开(公告)号：CN107783727B
公开(公告)日：2022-01-14
申请号：CN201610797658.9
申请日：2016-08-31
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F3/06 , G06F16/2455
Abstract: 本发明实施例提供了一种内存设备的访问方法、装置和系统，实现了对内存设备的异步访问。该系统包含内存控制器和内存设备，内存设备包含介质控制器、存储器和缓存器；介质控制器用于根据接收到的内存控制器的每个访问请求，将每个访问请求所请求的保存在存储器中的数据写入缓存器；内存控制器，用于在向介质控制器发送至少一个访问请求之后，向介质控制器发送查询请求，查询请求用于查询缓存器中是否有数据写入；介质控制器，还用于根据查询请求，确定缓存器中是否有数据写入，若确定缓存器中已有数据写入，向内存控制器发送缓存器中已写入的数据。
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公开(公告)号：CN109582214A
公开(公告)日：2019-04-05
申请号：CN201710911982.3
申请日：2017-09-29
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F3/06
Abstract: 本申请提供了一种数据访问方法以及计算机系统，属于内存技术领域。该方法应用于计算机系统，计算机系统包括处理器、缓存、第一存储器、第二存储器以及内存控制器，第一存储器用于缓存第二存储器中的数据，缓存用于缓存第二分区中部分缓存块对应的tag，第一存储器的第二分区用于缓存从第一分区中替换出来的缓存块，第二存储器中的一个内存块映射到第一分区的一个缓存块，映射到第二分区的一个包括多个缓存块的分组中，方法包括：处理器根据访问请求中的访问地址获得物理地址，当根据物理地址中的tag确定访问请求命中缓存时，向内存控制器发送携带有物理地址的访存请求，内存控制器根据物理地址从第二分区中获取数据。本申请提升了计算机系统的性能。
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公开(公告)号：CN110088740B
公开(公告)日：2021-10-19
申请号：CN201780059962.6
申请日：2017-09-30
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F12/0873
Abstract: 本申请公开了一种非易失性内存NVM的持久化方法和计算设备，内存控制器关联的至少两个内存写指令集合中每个内存写指令集合配置有信用度值，介质控制器关联的至少两个介质写指令集合中每个介质写指令集合配置为信用度值，通过写指令的收发状态和执行状态变更信用度值，多个内存写指令集合各自对应的信用度值与介质控制器中设置的多个介质写指令集合各自对应的信用度值保持同步，内存控制器与介质控制器的信用度值保持同步后，能准确根据信用度值查询写指令是否完成持久化。同时，通过设置多个内存写指令集合，在持久化查询时能实现以内存写指令集合为粒度的局部阻塞，以提高内存控制器的并行处理效率。
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Patent Agency Ranking
公开(公告)号：CN107885671B
公开(公告)日：2021-09-14
申请号：CN201610878743.8
申请日：2016-09-30
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F12/0873
Abstract: 本申请公开了一种非易失性内存NVM的持久化方法和计算设备，内存控制器关联的至少两个内存写指令集合中每个内存写指令集合配置有信用度值，介质控制器关联的至少两个介质写指令集合中每个介质写指令集合配置为信用度值，通过写指令的收发状态和执行状态变更信用度值，多个内存写指令集合各自对应的信用度值与介质控制器中设置的多个介质写指令集合各自对应的信用度值保持同步，内存控制器与介质控制器的信用度值保持同步后，能准确根据信用度值查询写指令是否完成持久化。同时，通过设置多个内存写指令集合，在持久化查询时能实现以内存写指令集合为粒度的局部阻塞，以提高内存控制器的并行处理效率。
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公开(公告)号：CN105095138B
公开(公告)日：2018-05-04
申请号：CN201510369681.3
申请日：2015-06-29
Applicant: 中国科学院计算技术研究所
IPC: G06F13/38
Abstract: 本发明涉及计算机领域，本发明提出一种扩展同步内存总线功能的方法和装置，该装置包括处理器、辅助访存模块和扩展内存控制器；其中，处理器用于生成内存访问请求，并将所述内存访问请求发送给辅助访存模块；所述辅助访存模块，用于根据所述内存访问请求中所包含的地址属性信息，判断所述内存访问请求为访问系统内存或是扩展内存，若为访问所述系统内存，则将所述内存访问请求发送给内存控制器，若为访问扩展内存，则生成目标地址为扩展内存控制器的访存请求；所述扩展内存控制器用于辅助访存模块生成的访问扩展内存请求，将其发给内存扩展芯片。本发明能识别出属于访问扩展内存的请求并代替处理器与扩展内存控制器交互，提高访问效率。
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公开(公告)号：CN107783909B
公开(公告)日：2021-09-14
申请号：CN201610716253.8
申请日：2016-08-24
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
Abstract: 本发明实施例提供一种内存地址总线扩展方法及装置，涉及计算机技术领域。该方法包括：处理器向本地控制器发送第一数据访问请求，第一数据访问请求包含第一目标数据的第一拍列地址信息，第一数据访问请求为写数据指令或者读数据指令；处理器向本地控制器发送第二数据访问请求，第二数据访问请求包含第一目标数据的第二拍列地址信息，第一拍列地址信息和第二拍列地址信息用于指示第一目标数据的地址，第二数据访问请求为写数据指令或者读数据指令，且与第一数据访问请求的指令类型相同；若第一数据访问请求为读数据指令，处理器接收本地控制器发送的第一目标数据；若第一数据访问请求为写数据指令，处理器向本地控制器发送第一目标数据。
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公开(公告)号：CN109582214B
公开(公告)日：2020-04-28
申请号：CN201710911982.3
申请日：2017-09-29
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F3/06
Abstract: 本申请提供了一种数据访问方法以及计算机系统，属于内存技术领域。该方法应用于计算机系统，计算机系统包括处理器、缓存、第一存储器、第二存储器以及内存控制器，第一存储器用于缓存第二存储器中的数据，缓存用于缓存第二分区中部分缓存块对应的tag，第一存储器的第二分区用于缓存从第一分区中替换出来的缓存块，第二存储器中的一个内存块映射到第一分区的一个缓存块，映射到第二分区的一个包括多个缓存块的分组中，方法包括：处理器根据访问请求中的访问地址获得物理地址，当根据物理地址中的tag确定访问请求命中缓存时，向内存控制器发送携带有物理地址的访存请求，内存控制器根据物理地址从第二分区中获取数据。本申请提升了计算机系统的性能。
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公开(公告)号：CN105095138A
公开(公告)日：2015-11-25
申请号：CN201510369681.3
申请日：2015-06-29
Applicant: 中国科学院计算技术研究所
IPC: G06F13/38
CPC classification number: G06F13/385
Abstract: 本发明涉及计算机领域，本发明提出一种扩展同步内存总线功能的方法和装置，该装置包括处理器、辅助访存模块和扩展内存控制器；其中，处理器用于生成内存访问请求，并将所述内存访问请求发送给辅助访存模块；所述辅助访存模块，用于根据所述内存访问请求中所包含的地址属性信息，判断所述内存访问请求为访问系统内存或是扩展内存，若为访问所述系统内存，则将所述内存访问请求发送给内存控制器，若为访问扩展内存，则生成目标地址为扩展内存控制器的访存请求；所述扩展内存控制器用于辅助访存模块生成的访问扩展内存请求，将其发给内存扩展芯片。本发明能识别出属于访问扩展内存的请求并代替处理器与扩展内存控制器交互，提高访问效率。
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