公开(公告)号：CN111092060B

公开(公告)日：2025-04-04

申请号：CN201911012951.X

申请日：2019-10-23

Applicant: 三星电子株式会社

Inventor： 李赫宰 ,  金志勳 ,  金泰勳 ,  洪志硕 ,  黄智焕

IPC: H01L23/31 ,  H01L23/488 ,  H01L23/367

Abstract: 提供一种半导体封装。半导体封装包括：下结构，包括上绝缘层及上焊盘；以及半导体芯片，设置在下结构上且包括下绝缘层及下焊盘。下绝缘层接触上绝缘层并耦合到上绝缘层，并且下焊盘接触上焊盘并耦合到上焊盘，且半导体芯片的旁侧在半导体芯片的上侧与下侧之间延伸且包括凹缩部分。

公开(公告)号：CN119069457A

公开(公告)日：2024-12-03

申请号：CN202410080693.3

申请日：2024-01-19

Applicant: 三星电子株式会社

Inventor： 金暋起 ,  姜来荣 ,  金志勳 ,  薛珍暻 ,  李赫宰

IPC: H01L23/528 ,  H01L25/04 ,  H01L25/16 ,  H01L25/18

Abstract: 提供一种半导体封装件，该半导体封装件包括具有信号区域和虚设区域的第一裸片，以及在第一裸片上的第二裸片。第一裸片包括在虚设区域上沿第一方向布置的第一虚设图案、在虚设区域上并且在第一虚设图案之间的第二虚设图案、在第一虚设图案和第二虚设图案上的第一介电层、以及延伸穿过第一介电层并且结合到第一虚设图案的第一垫。第二裸片包括虚设区域上的第二垫和虚设区域上的第三垫。在第一和第二裸片之间的接口上，第一垫与第二垫接触。第一介电层位于第二虚设图案和第三垫之间。第一虚设图案连接到第一裸片的接地电路或电源电路。

公开(公告)号：CN115878524A

公开(公告)日：2023-03-31

申请号：CN202210563947.8

申请日：2022-05-23

Applicant: 三星电子株式会社

Inventor： 林在焕 ,  全镇完 ,  金载殷 ,  金志勳 ,  明起贤 ,  俞昡瀞 ,  李柾雨

IPC: G06F13/38 ,  G06F13/42

Abstract: 公开了存储装置和电子系统。所述电子系统包括通过链路连接的发送装置和接收装置。接收装置包括：接收缓冲器，被配置为接收并存储事务层包；以及接收流控制器，被配置为通过监测接收缓冲器的占用状态来生成流控制包。发送装置包括发送缓冲器、发送流控制器和动态频率控制器。发送缓冲器存储将被传送到接收装置的未决事务层包。发送流控制器基于从接收装置接收的流控制包来控制将被传送到接收装置的事务层包的流。动态频率控制器通过监测发送缓冲器的状态和发送流控制器的状态来控制发送装置的内部时钟信号的频率。

公开(公告)号：CN115562568A

公开(公告)日：2023-01-03

申请号：CN202210286298.1

申请日：2022-03-22

Applicant: 三星电子株式会社

Inventor： 林在焕 ,  金载殷 ,  金志勳 ,  全镇完 ,  李柾雨 ,  林承佑

IPC: G06F3/06

Abstract: 提供了存储装置、存储装置的操作方法以及电子装置。所述存储装置包括非易失性存储器装置和存储控制器。存储控制器基于外部主机装置的请求访问非易失性存储器装置。存储控制器基于访问非易失性存储器装置的吞吐量在特定范围内来向外部主机装置发送信号。

公开(公告)号：CN111106092A

公开(公告)日：2020-05-05

申请号：CN201911012964.7

申请日：2019-10-23

Applicant: 三星电子株式会社

Inventor： 李赫宰 ,  金泰勳 ,  黄智焕 ,  金志勳 ,  洪志硕

IPC: H01L23/544 ,  H01L23/367 ,  H01L25/18 ,  H01L21/66 ,  H01L21/50

Abstract: 提供一种包括测试焊盘的半导体封装及其形成方法。所述半导体封装包括：基底，包括第一接合结构；以及第一半导体芯片，包括第二接合结构，第二接合结构耦合到基底的第一接合结构，其中所述第一接合结构包括：测试焊盘；第一焊盘，电连接到测试焊盘；以及第一绝缘层，其中所述第二接合结构包括：第二焊盘，电连接到第一焊盘；以及第二绝缘层，接触第一绝缘层，且其中所述测试焊盘的至少一部分接触第二绝缘层。

公开(公告)号：CN117420946A

公开(公告)日：2024-01-19

申请号：CN202310770042.2

申请日：2023-06-27

Applicant: 三星电子株式会社

Inventor： 林在焕 ,  俞昡瀞 ,  李炳尧 ,  全镇完 ,  金志勳 ,  李柾雨

IPC: G06F3/06

Abstract: 公开了存储控制器、存储装置和存储系统。所述存储控制器在PCIe链路训练和均衡的阶段3阶段，在第一时间从外部接收第一发送预设值和第一系数值，参考数据库检查第一发送预设值和第一系数值是否是最佳的，当第一发送预设值和第一系数值被确定为是最佳的时，将与第一发送预设值和第一系数值相应的信号发送到所述外部，以及当第一发送预设值和第一系数值被确定为不是最佳的时，将与来自数据库的第二发送预设值和第二系数值相应的信号发送到所述外部，其中，第二发送预设值和第二系数值与第一发送预设值和第一系数值不同并且针对PCIe链路训练和均衡的阶段3阶段是最佳的。

公开(公告)号：CN111092060A

公开(公告)日：2020-05-01

申请号：CN201911012951.X

申请日：2019-10-23

Applicant: 三星电子株式会社

Inventor： 李赫宰 ,  金志勳 ,  金泰勳 ,  洪志硕 ,  黄智焕

IPC: H01L23/31 ,  H01L23/488 ,  H01L23/367

Abstract: 提供一种半导体封装。半导体封装包括：下结构，包括上绝缘层及上焊盘；以及半导体芯片，设置在下结构上且包括下绝缘层及下焊盘。下绝缘层接触上绝缘层并耦合到上绝缘层，并且下焊盘接触上焊盘并耦合到上焊盘，且半导体芯片的旁侧在半导体芯片的上侧与下侧之间延伸且包括凹缩部分。

公开(公告)号：CN111009519A

公开(公告)日：2020-04-14

申请号：CN201910935922.4

申请日：2019-09-29

Applicant: 三星电子株式会社

Inventor： 洪志硕 ,  金志勳

IPC: H01L25/18 ,  H01L23/544

Abstract: 一种半导体封装包括：下部半导体芯片，包括第一半导体衬底、在第一半导体衬底的底表面上的多个外部连接垫以及电连接到多个外部连接垫的多个贯穿电极，第一半导体衬底包括在其有源表面上的第一半导体装置以及在与有源表面相对的第一半导体衬底的非有源表面上的由凹陷区界定的突出部；以及至少一个上部半导体芯片，堆叠在下部半导体芯片的突出部上且电连接到多个贯穿电极，至少一个上部半导体芯片包括第二半导体衬底，第二半导体衬底包括在第二半导体衬底的有源表面上的第二半导体装置。本公开的半导体封装具有改善的连接可靠性。

公开(公告)号：CN113690213A

公开(公告)日：2021-11-23

申请号：CN202110211890.0

申请日：2021-02-25

Applicant: 三星电子株式会社

Inventor： 李赫宰 ,  李种昊 ,  金志勳 ,  金泰勳 ,  朴相天 ,  薛珍暻 ,  李相勳

IPC: H01L23/498 ,  H01L23/538 ,  H01L25/18

Abstract: 提供了一种半导体封装件，所述半导体封装件包括：第一连接结构；第一半导体芯片，位于第一连接结构的上表面上；第一模制层，位于第一连接结构的上表面上，并且围绕第一半导体芯片；第一接合垫，位于第一半导体芯片上；第一接合绝缘层，位于第一半导体芯片和第一模制层上，并且围绕第一接合垫；第二接合垫，直接接触第一接合垫；第二接合绝缘层，围绕第二接合垫；以及第二半导体芯片，位于第二接合垫和第二接合绝缘层上。