存储控制器、存储装置和存储系统

    公开(公告)号:CN117420946A

    公开(公告)日:2024-01-19

    申请号:CN202310770042.2

    申请日:2023-06-27

    Abstract: 公开了存储控制器、存储装置和存储系统。所述存储控制器在PCIe链路训练和均衡的阶段3阶段,在第一时间从外部接收第一发送预设值和第一系数值,参考数据库检查第一发送预设值和第一系数值是否是最佳的,当第一发送预设值和第一系数值被确定为是最佳的时,将与第一发送预设值和第一系数值相应的信号发送到所述外部,以及当第一发送预设值和第一系数值被确定为不是最佳的时,将与来自数据库的第二发送预设值和第二系数值相应的信号发送到所述外部,其中,第二发送预设值和第二系数值与第一发送预设值和第一系数值不同并且针对PCIe链路训练和均衡的阶段3阶段是最佳的。

    UFS设备、操作UFS设备的方法以及包括UFS设备的系统

    公开(公告)号:CN114490481A

    公开(公告)日:2022-05-13

    申请号:CN202111209883.3

    申请日:2021-10-18

    Abstract: 一种通用闪速存储(UFS)设备包括UFS数据通道,所述UFS数据通道包括用于向UFS主机输出数据的第一方向的第一UFS通道、用于从UFS主机接收数据的第二方向的第二UFS通道以及能够根据操作模式来切换第一方向和第二方向的双向UFS通道。UFS设备控制器基于指示操作模式的控制信号来切换双向UFS通道的数据传输方向。

    电子设备及其操作方法、固态硬盘控制器、存储器件

    公开(公告)号:CN114115710A

    公开(公告)日:2022-03-01

    申请号:CN202110744225.8

    申请日:2021-07-01

    Abstract: 提供了一种电子设备及其操作方法、固态硬盘控制器、存储器件。所述电子设备包括:高速缓冲存储器、存储器控制器和存储器件,高速缓冲存储器包括存储器空间,其存储包括多个扇区数据和多个脏位的第一高速缓存组,多个脏位中的每个脏位表示多个扇区数据中的相应扇区数据是否被修改了;存储器控制器连接到多条数据线和数据屏蔽线,以从高速缓冲存储器接收多个扇区数据和多个脏位,基于多个脏位中的每个脏位的逻辑电平来设置数据屏蔽信号的逻辑电平,并且通过多条数据线输出多个扇区数据,以及通过数据屏蔽线输出数据屏蔽信号;存储器件连接到多条数据线和数据屏蔽线,以通过多条数据线接收多个扇区数据,并且通过数据屏蔽线接收数据屏蔽信号。

    存储装置
    4.
    发明公开
    存储装置 审中-公开

    公开(公告)号:CN117931057A

    公开(公告)日:2024-04-26

    申请号:CN202311399852.8

    申请日:2023-10-25

    Abstract: 提供了一种存储装置,所述存储装置包括:存储器;多个非易失性存储器,所述多个非易失性存储器的访问速度比所述存储器的访问速度慢;以及控制器,所述控制器被配置为:在第一模式中,基于所述存储器中存储的第一映射表,控制使用所述多个非易失性存储器的与主机装置的第一数据输入/输出操作;以及在第二模式中,基于所述存储器中存储的第二映射表,控制使用所述存储器的与所述主机装置的第二数据输入/输出操作。

    互连模块、包括互连模块的UFS系统以及操作UFS系统的方法

    公开(公告)号:CN114490482A

    公开(公告)日:2022-05-13

    申请号:CN202111300234.4

    申请日:2021-11-04

    Inventor: 姜永山 李炳尧

    Abstract: 提供了一种互连模块设备。该互连模块设备包括:线路控制命令(LCC)检测电路,被配置为识别LCC信号;均衡器控制电路,被配置为基于LCC信号来生成控制信号;接收均衡器,被配置为基于控制信号对从第一通用闪存(UFS)设备接收的第一信号执行接收均衡,以生成第二信号;以及发送均衡器,被配置为基于控制信号对第二信号执行发送均衡以生成第三信号,并将第三信号发送到第二UFS设备。

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