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公开(公告)号：CN118678683A
公开(公告)日：2024-09-20
申请号：CN202311568418.8
申请日：2023-11-23
Applicant: 三星电子株式会社
Abstract: 公开了半导体装置和电子系统。半导体装置可包括具有第一区和第二区的衬底、包括电极图案和电介质图案的堆叠结构、竖直地穿透第一区上的堆叠结构的沟道、覆盖堆叠结构的平坦化的电介质层、以及平坦化的电介质层上的布线图案。电介质图案包括第一区上的第一电介质图案和第二区上的第二电介质图案。第二电介质图案包括第一子电介质图案和第二子电介质图案。第一子电介质图案的介电常数大于第一电介质图案的介电常数和第二子电介质图案的介电常数。
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公开(公告)号：CN117677193A
公开(公告)日：2024-03-08
申请号：CN202310749745.7
申请日：2023-06-25
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器包括：衬底，所述衬底包括传输晶体管区域；外围电路结构，所述外围电路结构包括在所述传输晶体管区域上的传输晶体管；以及单元阵列结构，所述单元阵列结构位于所述外围电路结构上，并且包括沿着第一方向交替地布置的多个单元阵列区域和多个连接区域。所述单元阵列结构包括堆叠结构，所述堆叠结构包括垂直堆叠并对应地连接到所述传输晶体管的导电图案。所述堆叠结构包括在所述连接区域上的阶梯式结构。所述单元阵列结构的所述连接区域对应地与所述外围电路结构的所述传输晶体管区域交叠。
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公开(公告)号：CN117641934A
公开(公告)日：2024-03-01
申请号：CN202311055664.3
申请日：2023-08-21
Applicant: 三星电子株式会社
Abstract: 公开了垂直非易失性存储器件和制造其的方法。非易失性存储器件包括基板，基板包括单元阵列区和延伸区。第一栅极结构层包括第一栅极层。接触分离层在延伸区上在第一栅极结构层上。在第一栅极结构层和接触分离层上的第二栅极结构层包括第二栅极层。第一金属接触在延伸区中在基板和接触分离层之间沿垂直方向延伸穿过第一栅极结构层。第二金属接触在延伸区中沿垂直方向延伸穿过第二栅极结构层。接触分离层在第一和第二金属接触之间，每个第二金属接触与第一金属接触中的相应一个在垂直方向上对齐。每个第一电极垫从第一金属接触中的相应一个的侧壁延伸。每个第二电极垫从第二金属接触中的相应一个的侧壁延伸。
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公开(公告)号：CN111725218B
公开(公告)日：2023-12-12
申请号：CN202010201012.6
申请日：2020-03-20
Applicant: 三星电子株式会社
Abstract: 本公开提供了垂直半导体器件。一种垂直半导体器件包括：多个垂直存储单元，在第一基板的上表面上；粘合层，在第一基板的与第一基板的上表面相反的下表面上；第二基板，在其上具有第一外围电路；下绝缘夹层，在第二基板上；以及多个布线结构，电连接垂直存储单元和第一外围电路。粘合层的下表面和下绝缘夹层的上表面可以彼此接触。
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公开(公告)号：CN113140573A
公开(公告)日：2021-07-20
申请号：CN202011532810.3
申请日：2020-12-22
Applicant: 三星电子株式会社
IPC: H01L27/11573 , H01L25/18
Abstract: 一种存储器装置包括下部结构和堆叠在下部结构上的多个上部结构。下部结构包括外围电路和设置在下部结构的顶表面上的上接合焊盘。多个上部结构中的每一个包括位线、穿通件和设置在上部结构的底表面上并连接至穿通件的下接合焊盘。除了最上面的上部结构之外，每个上部结构还包括设置在其顶表面上并连接至穿通件的上接合焊盘。位线包括在水平方向上将位线的第一部分与该位线的第二部分分离的间隙，并且在平面图中，穿通件与位线的间隙重叠。
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Patent Agency Ranking
公开(公告)号：CN111180418A
公开(公告)日：2020-05-19
申请号：CN201911105606.0
申请日：2019-11-12
Applicant: 三星电子株式会社
IPC: H01L23/538 , H01L27/11524 , H01L27/11551 , H01L21/768
Abstract: 公开了三维半导体存储器件及其制造方法。可以提供一种三维半导体存储器件，包括：衬底，包括单元阵列区和连接区；电极结构，包括交替堆叠在衬底上的多个电极和多个介电层，电极结构在连接区上具有阶梯部分；蚀刻停止结构，在电极结构的阶梯部分上；以及多个接触插塞，在连接区上，接触插塞穿透蚀刻停止结构并且分别连接到电极的对应焊盘部分。蚀刻停止结构可以包括蚀刻停止图案和水平介电层，水平介电层具有均匀的厚度并且覆盖蚀刻停止图案的顶表面和底表面。
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公开(公告)号：CN111146207A
公开(公告)日：2020-05-12
申请号：CN201911043745.5
申请日：2019-10-30
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11578
Abstract: 公开了三维半导体存储器件及其制造方法。所述三维半导体存储器件包括：衬底，所述衬底包括单元阵列区域和连接区域；电极结构，所述电极结构包括交替堆叠在所述衬底上的多个电极和多个介电层，并且在所述连接区域上具有阶梯结构；以及蚀刻停止图案，所述蚀刻停止图案覆盖所述电极结构的所述阶梯结构。当在俯视图中观察时，所述电极结构和所述蚀刻停止图案在平行于所述衬底的顶表面的第一方向上延伸。所述电极结构在平行于所述衬底的顶表面并且与所述第一方向相交的第二方向上具有第一宽度。所述蚀刻停止图案在所述第二方向上具有第二宽度。所述第二宽度小于所述第一宽度。
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公开(公告)号：CN106486460B
公开(公告)日：2019-09-27
申请号：CN201610726103.5
申请日：2016-08-25
Applicant: 三星电子株式会社
IPC: H01L23/528 , H01L21/308 , H01L21/311 , H01L21/768
Abstract: 本公开提供一种半导体器件。该半导体器件包括形成在基板上的彼此间隔开的多个线图案，所述多个线图案具有第一宽度并在第一方向上平行于彼此延伸。所述多个线图案中的第一线图案可以包括在垂直于第一方向的第二方向上具有第二宽度的更宽部分，该第二宽度大于第一宽度。一个或多个第二线图案可以邻近于第一线图案定位并包括关于第一线图案的更宽部分共形地形成的共形部分。一个或多个第三线图案可以邻近于第二线图案定位并包括靠近一个或多个第二线图案的共形部分的端部。
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公开(公告)号：CN108666319A
公开(公告)日：2018-10-16
申请号：CN201710202971.8
申请日：2017-03-30
Applicant: 三星电子株式会社
Inventor： 梁宇成
IPC: H01L27/11556 , H01L27/11582
Abstract: 本发明提供了制造半导体存储器件的方法和半导体存储器件，该方法包括：制备具有单元阵列区和接触区的衬底；在衬底上形成薄膜结构，其包括形成由下部隔离区水平地隔离的牺牲膜图案，以及形成顺序地堆叠在牺牲膜图案上的牺牲膜；以及形成两个或更多个开口，所述两个或更多个开口穿透薄膜结构以在暴露单元阵列区的下部隔离区的一部分的同时在一个方向上延伸，下部隔离区形成于包括在所述两个或更多个开口之间的区域的区域中。
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公开(公告)号：CN112133701B
公开(公告)日：2025-03-25
申请号：CN202010465074.8
申请日：2020-05-27
Applicant: 三星电子株式会社
Abstract: 一种三维半导体存储器件可以包括：水平图案，设置在外围电路结构上并且彼此间隔开；存储器结构，分别设置在水平图案上，每个存储器结构包括存储单元的三维布置。穿透绝缘图案和分离结构可以使水平图案彼此隔离。贯通过孔可以延伸穿过穿透绝缘图案，以将外围电路结构的逻辑电路连接到存储器结构。
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