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公开(公告)号：CN109755302B
公开(公告)日：2024-01-26
申请号：CN201811284747.9
申请日：2018-10-31
Applicant: 三星电子株式会社
IPC: H01L29/732
Abstract: 提供了一种三维半导体装置，所述三维半导体装置包括：主分离结构，设置在基底上，并在平行于基底的表面的第一方向上延伸；栅电极，设置在主分离结构之间；第一次级分离结构，穿透位于主分离结构之间的栅电极，并且包括具有彼此相对的端部的第一线性部分和第二线性部分；第二次级分离结构，设置在第一次级分离结构与主分离结构之间且穿透栅电极。第二次级分离结构在第二线性部分和主分离结构之间具有彼此相对的端部。
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公开(公告)号：CN106449595B
公开(公告)日：2022-06-28
申请号：CN201610631635.0
申请日：2016-08-04
Applicant: 三星电子株式会社
IPC: H01L23/528 , G11C7/18 , G11C8/14
Abstract: 本发明构思涉及一种半导体存储器件。该半导体存储器件包括：基板，包括电路区和分别设置在电路区的彼此相反的两侧的第一连接区和第二连接区；逻辑结构，包括设置在电路区上的逻辑电路和覆盖逻辑电路的下部绝缘层；以及在逻辑结构上的存储器结构。逻辑电路包括相邻于第一连接区设置的第一页面缓冲器和相邻于第二连接区设置的第二页面缓冲器。存储器结构包括延伸到第一连接区和第二连接区中的至少一个上的位线。
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公开(公告)号：CN106169307B
公开(公告)日：2021-03-19
申请号：CN201610341728.X
申请日：2016-05-20
Applicant: 三星电子株式会社
IPC: G11C16/10 , G11C16/04 , G11C16/34 , H01L27/11573 , H01L27/11582 , H01L27/11556 , H01L29/16 , H01L27/11526 , H01L27/1157 , H01L27/11529 , H01L29/04
Abstract: 公开一种三维半导体存储器装置及其操作方法，该三维半导体存储器装置包括：单元阵列，形成在第一基底上；以及外围电路，形成在被第一基底至少部分地叠置的第二基底上，其中外围电路被构造为提供用于控制单元阵列的信号。单元阵列包括：绝缘图案和栅极图案，交替堆叠在第一基底上；至少第一支柱，形成在与第一基底垂直的方向上，并且通过绝缘图案和栅极图案而与第一基底接触。三维半导体存储器装置还包括：包括与第一基底相邻的第一栅极图案和第一支柱的第一地选择晶体管，以及包括位于第一栅极图案上的第二栅极图案和第一支柱的第二地选择晶体管，其中，第一地选择晶体管不可编程，第二地选择晶体管是可编程的。
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公开(公告)号：CN115084154A
公开(公告)日：2022-09-20
申请号：CN202210224314.4
申请日：2022-03-09
Applicant: 三星电子株式会社
IPC: H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11578
Abstract: 提供了半导体装置和包括该半导体装置的数据存储系统。半导体装置可以包括彼此平行的第一分离结构和第二分离结构、在第一分离结构与第二分离结构之间的块以及块上的位线。块包括串，位线包括电连接到第一串和第二串的第一位线，串中的每个包括串联连接的下选择晶体管、存储器单元晶体管和上选择晶体管，串中的每个中的上选择晶体管包括第一上选择晶体管和在第一上选择晶体管下方的第二上选择晶体管。第一串和第二串的第一上选择晶体管可以共享单个第一上选择栅电极。第一串和第二串的下选择晶体管的栅电极可以包括彼此共面的表面。
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公开(公告)号：CN106469736B
公开(公告)日：2021-07-13
申请号：CN201610645572.4
申请日：2016-08-08
Applicant: 三星电子株式会社
IPC: H01L27/11578 , H01L27/11551
Abstract: 提供了一种三维半导体存储装置，所述三维半导体存储装置包括：外围逻辑结构，位于半导体基底上以包括外围逻辑电路和下绝缘间隙填充层；水平半导体层，位于外围逻辑结构上；堆叠件，位于水平半导体层上，堆叠件中的每个堆叠件包括竖直堆叠在水平半导体层上的多个电极；多个竖直结构，穿过堆叠件并连接到水平半导体层。水平半导体层可以包括：第一半导体层，设置在下绝缘间隙填充层上并共掺杂有防扩散材料和第一杂质浓度的第一导电型杂质；第二半导体层，设置在第一半导体层上并掺杂有或者未掺杂有比第一杂质浓度低的第二杂质浓度的第一导电型杂质。
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公开(公告)号：CN109192230A
公开(公告)日：2019-01-11
申请号：CN201810918723.8
申请日：2014-01-10
Applicant: 三星电子株式会社
IPC: G11C5/02 , G11C7/02 , G11C7/18 , H01L27/11551 , H01L27/11578 , G11C7/10
CPC classification number: G11C5/025 , G11C7/02 , G11C7/1039 , G11C7/18 , H01L27/11573 , H01L27/11582
Abstract: 根据发明构思的示例实施方式，一种三维半导体器件，包括：存储单元阵列，包括可以三维布置的存储单元，该存储单元阵列包括在平面图中的左侧和其对面的右侧、以及顶侧和其对面的底侧；至少一个字线解码器，邻近于存储单元阵列的左侧和右侧中的至少一个；页面缓冲器，邻近于存储单元阵列的底侧；和串选择线解码器，邻近于存储单元阵列的顶侧和底侧之一。
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公开(公告)号：CN119364764A
公开(公告)日：2025-01-24
申请号：CN202410431957.5
申请日：2024-04-11
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体装置。所述半导体装置包括外围电路结构和堆叠在外围电路结构上的单元结构。单元结构包括：多个栅电极，在竖直方向上彼此间隔开；沟道结构，穿过所述多个栅电极并在竖直方向上延伸，沟道结构具有靠近外围电路结构的第一端和与第一端相对的第二端；以及共源极层，覆盖沟道结构的第二端。沟道结构包括在竖直方向上延伸的沟道层，共源极层包括第一区域和第二区域，第一区域和第二区域包含不同导电类型的杂质，并且共源极层的第一区域连接到沟道层的至少一部分。
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公开(公告)号：CN117858511A
公开(公告)日：2024-04-09
申请号：CN202311279217.6
申请日：2023-09-28
Applicant: 三星电子株式会社
Abstract: 提供了一种垂直存储器装置。所述垂直存储器装置包括：基底、第一子半导体图案和第二子半导体图案以及第一单元结构和第二单元结构。基底包括第一区域和第二区域，第二区域在第一方向上具有与第一区域相同的长度，第一区域在与第一方向垂直的第二方向上具有第一宽度，并且第二区域在第二方向上具有比第一宽度小的第二宽度。第一子半导体图案覆盖第一区域，并且第一子半导体图案的一部分具有第一厚度。第二子半导体图案覆盖第二区域，并且具有比第一厚度小的第二厚度。第一共源极接触件和第二共源极接触件分别设置在第一图案和第二图案的在第二方向上的边缘上。
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公开(公告)号：CN106449648B
公开(公告)日：2019-09-17
申请号：CN201610326106.X
申请日：2016-05-17
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/11556
Abstract: 提供了具有虚设通道区的垂直存储装置。所述存储装置包括：均在与基底的上表面垂直的方向上延伸的多个通道区；与通道区相邻地堆叠在基底上的多个栅电极层和多个绝缘层，每个栅电极层延伸不同的长度；以及与所述多个栅电极层的第一端相邻的多个虚设通道区，其中，基底包括形成在所述多个虚设通道区下方的基底绝缘层。
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公开(公告)号：CN106449648A
公开(公告)日：2017-02-22
申请号：CN201610326106.X
申请日：2016-05-17
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/11556
Abstract: 提供了具有虚设通道区的垂直存储装置。所述存储装置包括：均在与基底的上表面垂直的方向上延伸的多个通道区；与通道区相邻地堆叠在基底上的多个栅电极层和多个绝缘层，每个栅电极层延伸不同的长度；以及与所述多个栅电极层的第一端相邻的多个虚设通道区，其中，基底包括形成在所述多个虚设通道区下方的基底绝缘层。
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