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公开(公告)号：CN112540867A
公开(公告)日：2021-03-23
申请号：CN202010796384.8
申请日：2020-08-10
Applicant: 三星电子株式会社
Abstract: 提供一种存储模块以及存储控制器的纠错方法。所述存储模块包括：第一存储芯片，均具有第一输入/输出宽度并且被配置为存储数据；第二存储芯片，具有第二输入/输出宽度并且被配置为存储用于纠正所述数据中的错误的纠错码；以及驱动器电路，被配置为从存储控制器接收时钟信号、命令和地址，并向所述第一存储芯片和所述第二存储芯片发送所述时钟信号、所述命令和所述地址。每个所述第一存储芯片的地址深度不同于所述第二存储芯片的地址深度。
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公开(公告)号：CN107039083A
公开(公告)日：2017-08-11
申请号：CN201611076928.3
申请日：2016-11-29
Applicant: 三星电子株式会社
IPC: G11C29/00
CPC classification number: G06F11/2094 , G06F2201/805 , G06F2201/82 , G11C5/025 , G11C7/12 , G11C8/08 , G11C29/785 , G11C29/84 , G11C29/70
Abstract: 一种存储器设备包括：存储器单元阵列，其包括连接到字线和位线的存储器单元、以及连接到冗余字线和位线的冗余存储器单元；以及控制逻辑，其被配置成控制由存储器设备进行的封装后修复操作的执行。控制逻辑包括PPR控制电路，所述PPR控制电路响应于正常PPR命令而在正常PPR操作期间将坏行地址编程到非易失性存储器，并且响应于快速PPR命令而在快速PPR操作期间将坏行地址编程到易失性存储器，并且用与冗余字线相关联的冗余行替换在存储器单元阵列中的坏行。
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Patent Agency Ranking
公开(公告)号：CN111090538B
公开(公告)日：2024-08-06
申请号：CN201910590044.7
申请日：2019-07-02
Applicant: 三星电子株式会社
Abstract: 本公开涉及存储器模块及操作包括该存储器模块的存储器系统的方法。该存储器模块包括：第一纠错码存储器和多个第一数据存储器的第一通道；以及第二纠错码存储器和多个第二数据存储器的第二通道。第一数据存储器利用存储器控制器发送多个第一数据集中的对应的第一数据集。第一数据集与突发长度相对应。第二数据存储器利用存储器控制器发送多个第二数据集中的对应的第二数据集。第二数据集与突发长度相对应。第一纠错码存储器存储用于检测存储在多个第一数据存储器中的所有多个第一数据集中的至少一个错误的第一子奇偶校验数据。第二纠错码存储器存储用于检测存储在多个第二数据存储器中的所有多个第二数据集中的至少一个错误的第二子奇偶校验数据。
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公开(公告)号：CN112540867B
公开(公告)日：2024-06-28
申请号：CN202010796384.8
申请日：2020-08-10
Applicant: 三星电子株式会社
Abstract: 提供一种存储模块以及存储控制器的纠错方法。所述存储模块包括：第一存储芯片，均具有第一输入/输出宽度并且被配置为存储数据；第二存储芯片，具有第二输入/输出宽度并且被配置为存储用于纠正所述数据中的错误的纠错码；以及驱动器电路，被配置为从存储控制器接收时钟信号、命令和地址，并向所述第一存储芯片和所述第二存储芯片发送所述时钟信号、所述命令和所述地址。每个所述第一存储芯片的地址深度不同于所述第二存储芯片的地址深度。
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公开(公告)号：CN107039083B
公开(公告)日：2021-04-16
申请号：CN201611076928.3
申请日：2016-11-29
Applicant: 三星电子株式会社
IPC: G11C29/00
Abstract: 一种存储器设备包括：存储器单元阵列，其包括连接到字线和位线的存储器单元、以及连接到冗余字线和位线的冗余存储器单元；以及控制逻辑，其被配置成控制由存储器设备进行的封装后修复操作的执行。控制逻辑包括PPR控制电路，所述PPR控制电路响应于正常PPR命令而在正常PPR操作期间将坏行地址编程到非易失性存储器，并且响应于快速PPR命令而在快速PPR操作期间将坏行地址编程到易失性存储器，并且用与冗余字线相关联的冗余行替换在存储器单元阵列中的坏行。
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公开(公告)号：CN111090538A
公开(公告)日：2020-05-01
申请号：CN201910590044.7
申请日：2019-07-02
Applicant: 三星电子株式会社
Abstract: 本公开涉及存储器模块及操作包括该存储器模块的存储器系统的方法。该存储器模块包括：第一纠错码存储器和多个第一数据存储器的第一通道；以及第二纠错码存储器和多个第二数据存储器的第二通道。第一数据存储器利用存储器控制器发送多个第一数据集中的对应的第一数据集。第一数据集与突发长度相对应。第二数据存储器利用存储器控制器发送多个第二数据集中的对应的第二数据集。第二数据集与突发长度相对应。第一纠错码存储器存储用于检测存储在多个第一数据存储器中的所有多个第一数据集中的至少一个错误的第一子奇偶校验数据。第二纠错码存储器存储用于检测存储在多个第二数据存储器中的所有多个第二数据集中的至少一个错误的第二子奇偶校验数据。
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公开(公告)号：CN111276174A
公开(公告)日：2020-06-12
申请号：CN201910724655.6
申请日：2019-08-07
Applicant: 三星电子株式会社
Abstract: 公开存储器装置和处理存储器装置的安全数据的方法。一种存储器装置包括：存储器单元阵列，包括被配置为存储安全数据的安全区域；以及安全管理电路，被配置为：存储保护密钥，并且响应于接收到对安全区域的数据操作命令，通过将保护密钥与由所述存储器装置接收的输入密码进行比较来限制对安全区域的数据操作。
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