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公开(公告)号：CN106486461B
公开(公告)日：2022-05-31
申请号：CN201610756035.7
申请日：2016-08-29
Applicant: 三星电子株式会社
IPC: H01L23/532 , H01L21/768
Abstract: 一种半导体器件包括：包含下部导体的下部结构、在下部结构上的具有暴露出下部导体的开口的上部结构、和填充该开口并连接到下部导体的连接结构。连接结构包括覆盖开口的内表面并在开口中限定凹进区的第一钨层、和在第一钨层上填充凹进区的第二钨层。在连接结构的上部中的第二钨层的晶粒尺寸大于在连接结构的下部中的第二钨层的晶粒尺寸。
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公开(公告)号：CN1327496C
公开(公告)日：2007-07-18
申请号：CN03148470.0
申请日：2003-06-30
Applicant: 三星电子株式会社
IPC: H01L21/316 , H01L21/318 , H01L21/283 , H01L21/82
CPC classification number: H01L27/11521 , H01L21/02164 , H01L21/02211 , H01L21/02271 , H01L21/02362 , H01L21/31612 , H01L27/115
Abstract: 本发明公开了一种制造具有双重间隔壁的半导体器件的方法。该方法包括下列步骤：通过提供一氮源气体，可在反应室内建立并保持氮气气氛；然后，可向反应室提供一硅源气体和一氧源气体，以在半导体衬底上沉积一氧化硅层，该半导体衬底可包括一导电材料层；然后，通过进行通常的CVD工艺，可在该氧化硅层上形成一氮化硅层；接着，该氮化硅层可被蚀刻至暴露出该氧化硅层。由于氮化硅与氧化硅之间的蚀刻选择性差异，因此部分该氮化硅层可保留在该导电材料层的侧壁上。结果，可在侧壁上形成由一氧化硅层和一氮化硅层形成的双重间隔壁。
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公开(公告)号：CN1767205A
公开(公告)日：2006-05-03
申请号：CN200510104111.8
申请日：2005-09-16
Applicant: 三星电子株式会社
IPC: H01L29/41 , H01L29/788 , H01L21/28 , H01L21/336
CPC classification number: H01L27/11526 , H01L21/82345 , H01L27/105 , H01L27/1052 , H01L27/11546
Abstract: 一种半导体器件包括，半导体衬底上的第一导电层，第一导电层上的包括高K－介质材料的介质层，介质层上的包括掺有P型杂质的多晶硅的第二导电层，以及第二导电层上的包括金属的第三导电层。在某些器件中，在主单元区中形成第一栅极结构，第一栅极结构包括隧道氧化物层、浮栅、第一高K－介质层和控制栅。控制栅包括掺有P型杂质的多晶硅层和金属层。在主单元区外面形成第二栅极结构，第二栅极结构包括隧道氧化物层、导电层和金属层。在外围单元区中形成第三栅极结构，第三栅极结构包括隧道氧化物、导电层和具有比导电层更窄宽度的高K－介质层。也公开了方法实施例。
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公开(公告)号：CN1574398A
公开(公告)日：2005-02-02
申请号：CN03155055.X
申请日：2003-08-26
Applicant: 三星电子株式会社
IPC: H01L29/786 , H01L21/336 , H01L21/283 , H01L21/3205
Abstract: 本发明公开了一种具有低电阻的半导体器件及其制造方法，通过防止形成栅极叠层时出现高电阻材料来获得低电阻。该器件包括形成在半导体衬底上的电介质层，形成在电介质层上的多晶硅层，形成在多晶硅层上的界面反应阻挡层，形成在界面反应阻挡层上的阻挡层，以及形成在阻挡层上的金属层。其中界面反应阻挡层被构造用于阻止多晶硅层与阻挡层之间的反应。
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Patent Agency Ranking
公开(公告)号：CN106486461A
公开(公告)日：2017-03-08
申请号：CN201610756035.7
申请日：2016-08-29
Applicant: 三星电子株式会社
IPC: H01L23/532 , H01L21/768
CPC classification number: H01L27/11582 , H01L21/76847 , H01L21/76856 , H01L21/76862 , H01L21/76876 , H01L21/76877 , H01L23/53266 , H01L23/535 , H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/11575
Abstract: 一种半导体器件包括：包含下部导体的下部结构、在下部结构上的具有暴露出下部导体的开口的上部结构、和填充该开口并连接到下部导体的连接结构。连接结构包括覆盖开口的内表面并在开口中限定凹进区的第一钨层、和在第一钨层上填充凹进区的第二钨层。在连接结构的上部中的第二钨层的晶粒尺寸大于在连接结构的下部中的第二钨层的晶粒尺寸。
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公开(公告)号：CN100452301C
公开(公告)日：2009-01-14
申请号：CN03158494.2
申请日：2003-09-11
Applicant: 三星电子株式会社
IPC: H01L21/28 , H01L21/336 , H01L29/78
CPC classification number: H01L21/823437 , H01L21/28247 , H01L29/4941 , H01L29/6656
Abstract: 本发明公开了一种半导体器件及其制造方法，其中盖层用于控制氧化过程中金属栅极图形各部分的相对氧化速率。盖层可以是多层结构，并且可以被蚀刻以在金属栅极图形的侧壁上形成绝缘隔离壁。盖层允许使用选择性氧化工艺来氧化衬底的一部分和金属栅极图形，同时抑制包含在金属栅极图形中的金属层的氧化，该氧化工艺可以是在富含氢气的环境中利用H2O和H2的分压的湿氧化工艺。这使得蚀刻对硅衬底以及金属栅极图形的边缘的损伤减小，同时基本上维持栅极绝缘层的初始厚度和金属层的电导性。
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公开(公告)号：CN1471144A
公开(公告)日：2004-01-28
申请号：CN03148470.0
申请日：2003-06-30
Applicant: 三星电子株式会社
IPC: H01L21/316 , H01L21/318 , H01L21/283 , H01L21/82
CPC classification number: H01L27/11521 , H01L21/02164 , H01L21/02211 , H01L21/02271 , H01L21/02362 , H01L21/31612 , H01L27/115
Abstract: 本发明公开了一种制造具有双重间隔壁的半导体器件的方法。该方法包括下列步骤：通过提供一氮源气体，可在反应室内建立并保持氮气气氛；然后，可向反应室提供一硅源气体和一氧源气体，以在半导体衬底上沉积一氧化硅层，该半导体衬底可包括一导电材料层；然后，通过进行通常的CVD工艺，可在该氧化硅层上形成一氮化硅层；接着，该氮化硅层可被蚀刻至暴露出该氧化硅层。由于氮化硅与氧化硅之间的蚀刻选择性差异，因此部分该氮化硅层可保留在该导电材料层的侧壁上。结果，可在侧壁上形成由一氧化硅层和一氮化硅层形成的双重间隔壁。
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公开(公告)号：CN115172264A
公开(公告)日：2022-10-11
申请号：CN202210637213.X
申请日：2016-08-29
Applicant: 三星电子株式会社
IPC: H01L21/768 , H01L23/532
Abstract: 本公开提供了制造半导体器件的方法。一种半导体器件包括：包含下部导体的下部结构、在下部结构上的具有暴露出下部导体的开口的上部结构、和填充该开口并连接到下部导体的连接结构。连接结构包括覆盖开口的内表面并在开口中限定凹进区的第一钨层、和在第一钨层上填充凹进区的第二钨层。在连接结构的上部中的第二钨层的晶粒尺寸大于在连接结构的下部中的第二钨层的晶粒尺寸。
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公开(公告)号：CN1490845A
公开(公告)日：2004-04-21
申请号：CN03158494.2
申请日：2003-09-11
Applicant: 三星电子株式会社
IPC: H01L21/28 , H01L21/336 , H01L29/78
CPC classification number: H01L21/823437 , H01L21/28247 , H01L29/4941 , H01L29/6656
Abstract: 本发明公开了一种半导体器件及其制造方法，其中盖层用于控制氧化过程中金属栅极图形各部分的相对氧化速率。盖层可以是多层结构，并且可以被蚀刻以在金属栅极图形的侧壁上形成绝缘隔离壁。盖层允许使用选择性氧化工艺来氧化衬底的一部分和金属栅极图形，同时抑制包含在金属栅极图形中的金属层的氧化，该氧化工艺可以是在富含氢气的环境中利用H2O和H2的分压的湿氧化工艺。这使得蚀刻对硅衬底以及金属栅极图形的边缘的损伤减小，同时基本上维持栅极绝缘层的初始厚度和金属层的电导性。
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