公开(公告)号：CN114914240A

公开(公告)日：2022-08-16

申请号：CN202111344437.3

申请日：2021-11-12

Applicant: 三星电子株式会社

Inventor： 宋寅铉 ,  梁正吉 ,  金民柱

IPC: H01L27/092 ,  H01L21/8238

Abstract: 公开了半导体器件及其制造方法。所述半导体器件包括：第一有源图案和第二有源图案；包括第一半导体图案的第一沟道图案；包括第二半导体图案的第二沟道图案；第一沟道图案和第二沟道图案上的栅电极；以及栅电极与第一沟道图案和第二沟道图案之间的栅介电层。所述栅电极包括：第一半导体图案之间的第一内栅电极；第二半导体图案之间的第二内栅电极；以及第一半导体图案和第二半导体图案外部的外栅电极。所述第一内栅电极和所述第二内栅电极在最上方第一半导体图案和最上方第二半导体图案的底表面上。所述外栅电极在所述最上方第一半导体图案和所述最上方第二半导体图案的顶表面和侧壁上。所述第一内栅电极和所述第二内栅电极具有不同的功函数。

公开(公告)号：CN118693084A

公开(公告)日：2024-09-24

申请号：CN202410242089.6

申请日：2024-03-04

Applicant: 三星电子株式会社

Inventor： 金钟守 ,  姜明吉 ,  金洞院 ,  朴范璡 ,  宋寅铉 ,  庾烋旻 ,  全宥振

IPC: H01L27/088 ,  H01L27/02

Abstract: 一种集成电路装置包括：第一纳米片堆叠件，包括布置在沿第一水平方向延伸的鳍型有源区域上的多个纳米片；栅极线，在鳍型有源区域上沿第二水平方向延伸；垂直结构，接触所述多个纳米片中的每个；以及第一栅极介电层，设置在栅极线与所述多个纳米片之间以及栅极线与垂直结构之间，其中，第一栅极线包括设置在所述多个纳米片中的每个下方的第一子栅极部分，第一栅极介电层包括：设置在栅极线与所述多个纳米片之间的第一部分、以及设置在第一子栅极部分与垂直结构之间的第二部分，并且第二部分在第二水平方向上的厚度大于第一部分在垂直方向上的厚度。

公开(公告)号：CN116072674A

公开(公告)日：2023-05-05

申请号：CN202211326451.5

申请日：2022-10-27

Applicant: 三星电子株式会社

Inventor： 宋寅铉 ,  权五成 ,  梁正吉 ,  郑主护

IPC: H01L27/088 ,  H01L21/8234

Abstract: 一种半导体器件包括：衬底，包括在第一方向上延伸的有源区；栅电极，在第二方向上延伸并与有源区交叉，栅电极包括第一电极层和第二电极层；沟道层，在第三方向上彼此间隔开，并且至少部分地被栅电极围绕；源极/漏极区，在栅电极的每一侧有至少一个源极/漏极区，源极/漏极区与沟道层电连接；以及气隙区，沿第三方向在沟道层之间以及最下面的沟道层与有源区之间位于第二电极层中。第一电极层或第二电极层在沟道层的在第三方向上相邻的沟道层之间具有第一厚度，并且在沟道层的侧表面上具有大于第一厚度的第二厚度。

公开(公告)号：CN118693082A

公开(公告)日：2024-09-24

申请号：CN202410177201.2

申请日：2024-02-08

Applicant: 三星电子株式会社

Inventor： 宋寅铉 ,  梁正吉 ,  李商文 ,  姜明吉 ,  金钟守 ,  朴范琎

IPC: H01L27/088 ,  H01L21/8234

Abstract: 提供一种半导体器件，该半导体器件包括：衬底；鳍型有源区，在衬底上突出；沟道区，在鳍型有源区上并且包括沿第一水平方向延伸的多个有源图案以及半导体材料层；栅极线，沿垂直于第一水平方向的第二水平方向延伸，并且在鳍型有源区上覆盖沟道区；以及一对源/漏区，在鳍型有源区上且在栅极线的两侧，其中，半导体材料层的功函数不同于多个有源图案的功函数，半导体材料层围绕栅极线的在多个有源图案之间的部分，并且栅极线与一对源/漏区分离，半导体材料层在栅极线与一对源/漏区之间。

公开(公告)号：CN116666384A

公开(公告)日：2023-08-29

申请号：CN202310161418.X

申请日：2023-02-24

Applicant: 三星电子株式会社

Inventor： 梁正吉 ,  宋寅铉 ,  郑主护

IPC: H01L27/092

Abstract: 一种半导体装置可包括：第一沟道图案和第二沟道图案，它们分别设置在第一有源图案和第二有源图案上，并分别包括第一半导体图案和第二半导体图案；以及栅电极，其与第一沟道图案和第二沟道图案交叉并在第一方向上延伸。栅电极可包括第一外栅电极和第二外栅电极，它们分别设置在第一半导体图案和第二半导体图案中的最上面的半导体图案上，并且它们中的每一个包括按次序堆叠的第一金属图案、比第一金属图案薄的第二金属图案、以及填充金属图案。还可在第一金属图案和第一半导体图案之间设置第三金属图案。第三金属图案和第二金属图案可分别包括p型功函数金属和n型功函数金属。第二外栅电极的第一金属图案和第二金属图案可具有共面的最顶上的表面。