公开(公告)号：CN109716314A

公开(公告)日：2019-05-03

申请号：CN201780057097.1

申请日：2017-07-31

Applicant: ARM有限公司

Inventor： 安德烈亚斯·翰森 ,  温迪·阿诺特·埃萨瑟 ,  迈克尔·安德鲁·坎贝尔

IPC: G06F13/42

CPC classification number: G06F12/0623 ,  G06F12/084 ,  G06F12/0888 ,  G06F13/1663 ,  G06F13/4234 ,  G06F2212/6046 ,  Y02D10/14 ,  Y02D10/151

Abstract: 提供了用于控制存储器中的数据传输的装置、存储器控制器、存储器模块和方法。该装置包括存储器控制器和多个存储器模块。存储器控制器被布置为通过将第一直接传输命令发送到第一存储器模块并且将第二直接传输命令发送第二存储器模块来协调直接数据传输。第一控制器模块响应于接收到第一直接传输命令来以旁路存储器控制器的方式直接发送数据以供由第二存储器模块接收。第二存储器模块响应于第二直接传输命令来直接从第一存储器模块接收数据，而不是要求经由存储器被路由的数据，并然后根据第二直接传输命令来存储该数据。这提供了用于在耦合到同一存储器控制器的多个存储器模块之间传输数据的高效机制。

公开(公告)号：CN105320608A

公开(公告)日：2016-02-10

申请号：CN201510441697.0

申请日：2015-07-24

Applicant: ARM有限公司

Inventor： 安德烈亚斯·翰森 ,  阿尼卢哈·纳甘德兰·乌迪比 ,  妮哈·阿加瓦尔

IPC: G06F12/02 ,  G06F13/16

Abstract: 本文提供了用于控制存储器设备处理访问请求的存储器控制器和方法。该访问请求由至少一个主设备发布，该存储器设备具有多个访问区域。存储器控制器具有未决访问请求存储设备，该未决访问请求存储设备在由主设备发布的访问请求被存储器设备处理之前对那些访问请求进行缓冲。然后访问控制电路向多个访问区域发布控制命令，以控制存储器设备对从未决访问请求存储设备中取回的访问请求进行处理。还提供了查询结构，该查询结构被配置为针对每个访问区域，维护关于在未决访问请求存储设备中所缓冲的访问请求的信息，并且访问控制电路在确定要被发布给多个访问区域的控制命令时参照查询结构。

公开(公告)号：CN109416666B

公开(公告)日：2023-02-28

申请号：CN201780040198.8

申请日：2017-05-31

Applicant: ARM有限公司

Inventor： 阿里·赛迪 ,  克什提·苏丹 ,  安德鲁·约瑟夫·拉欣 ,  安德烈亚斯·翰森 ,  迈克尔·菲利普

IPC: G06F12/0868

Abstract: 缓存行数据和元数据被压缩并被存储在第一存储器区域，并可选地被存储在第二存储器区域中，元数据包括地址标签。当压缩的数据全部适合在第一存储器区域中的主块内时，在单个存储器访问中获取数据和元数据两者。否则，溢出数据被存储在第二存储器区域中的溢出块中。例如，第一和第二存储器区域可以位于DRAM的同一行中，或者位于DRAM的不同区域中，并且可以被配置为能够使用标准DRAM组件。压缩和解压缩逻辑电路可以包括在存储器控制器中。

公开(公告)号：CN109983536A

公开(公告)日：2019-07-05

申请号：CN201780072335.6

申请日：2017-09-15

Applicant: ARM有限公司

Inventor： 安德烈亚斯·翰森 ,  尼克斯·尼克勒睿思 ,  温迪·阿诺特·埃萨瑟

IPC: G11C7/10 ,  G11C8/06 ,  G11C8/08 ,  G11C8/16 ,  G11C11/408 ,  G11C11/4093 ,  G11C11/4096 ,  G06F12/0846 ,  G06F12/0864 ,  G06F12/0895

Abstract: 存储电路64包括以行和列进行排列的存储位置34的阵列32、行缓冲器36、和比较电路70，行缓冲器36包括多个条目68，每个条目68用于存储来自阵列32的活动行46的相应列处的存储位置的信息，并且比较电路70响应于指定标签值72的标签匹配命令，将标签值与存储在行缓冲器36的两个或更多个条目68的子集的每个条目中的信息进行比较。比较电路70识别条目子集中的哪个条目(如果存在的话)是存储有与标签值相匹配的信息的匹配条目。这允许诸如DRAM的存储技术更有效地用作组相联缓存。

公开(公告)号：CN109716314B

公开(公告)日：2023-07-07

申请号：CN201780057097.1

申请日：2017-07-31

Applicant: ARM有限公司

Inventor： 安德烈亚斯·翰森 ,  温迪·阿诺特·埃萨瑟 ,  迈克尔·安德鲁·坎贝尔

IPC: G06F13/42

Abstract: 提供了用于控制存储器中的数据传输的装置、存储器控制器、存储器模块和方法。该装置包括存储器控制器和多个存储器模块。存储器控制器被布置为通过将第一直接传输命令发送到第一存储器模块并且将第二直接传输命令发送第二存储器模块来协调直接数据传输。第一控制器模块响应于接收到第一直接传输命令来以旁路存储器控制器的方式直接发送数据以供由第二存储器模块接收。第二存储器模块响应于第二直接传输命令来直接从第一存储器模块接收数据，而不是要求经由存储器被路由的数据，并然后根据第二直接传输命令来存储该数据。这提供了用于在耦合到同一存储器控制器的多个存储器模块之间传输数据的高效机制。

公开(公告)号：CN108292288B

公开(公告)日：2022-04-12

申请号：CN201680067742.3

申请日：2016-11-18

Applicant: ARM有限公司

Inventor： 安德烈亚斯·翰森 ,  斯蒂芬·迪斯特尔霍斯特 ,  王威 ,  艾瑞诺伊斯·约翰内斯·德·金

IPC: G06F13/42

Abstract: 本文所公开的主题可涉及缓冲器，并且可更具体地涉及用于存储器操作的非易失性缓冲器。

公开(公告)号：CN109416666A

公开(公告)日：2019-03-01

申请号：CN201780040198.8

申请日：2017-05-31

Applicant: ARM有限公司

Inventor： 阿里·赛迪 ,  克什提·苏丹 ,  安德鲁·约瑟夫·拉欣 ,  安德烈亚斯·翰森 ,  迈克尔·菲利普

IPC: G06F12/0868

CPC classification number: G06F12/0871 ,  G06F12/0868 ,  G06F12/0873 ,  G06F12/0895 ,  G06F2212/305 ,  G06F2212/401 ,  G06F2212/466

Abstract: 缓存行数据和元数据被压缩并被存储在第一存储器区域，并可选地被存储在第二存储器区域中，元数据包括地址标签。当压缩的数据全部适合在第一存储器区域中的主块内时，在单个存储器访问中获取数据和元数据两者。否则，溢出数据被存储在第二存储器区域中的溢出块中。例如，第一和第二存储器区域可以位于DRAM的同一行中，或者位于DRAM的不同区域中，并且可以被配置为能够使用标准DRAM组件。压缩和解压缩逻辑电路可以包括在存储器控制器中。

公开(公告)号：CN108292288A

公开(公告)日：2018-07-17

申请号：CN201680067742.3

申请日：2016-11-18

Applicant: ARM有限公司

Inventor： 安德烈亚斯·翰森 ,  斯蒂芬·迪斯特尔霍斯特 ,  王威 ,  艾瑞诺伊斯·约翰内斯·德·金

IPC: G06F13/42

CPC classification number: G06F3/061 ,  G06F3/0656 ,  G06F3/0679 ,  G06F15/7853

Abstract: 本文所公开的主题可涉及缓冲器，并且可更具体地涉及用于存储器操作的非易失性缓冲器。

公开(公告)号：CN109983536B

公开(公告)日：2023-07-21

申请号：CN201780072335.6

申请日：2017-09-15

Applicant: ARM有限公司

Inventor： 安德烈亚斯·翰森 ,  尼克斯·尼克勒睿思 ,  温迪·阿诺特·埃萨瑟

IPC: G11C7/10 ,  G11C8/06 ,  G11C8/08 ,  G11C8/16 ,  G11C11/408 ,  G11C11/4093 ,  G11C11/4096 ,  G06F12/0846 ,  G06F12/0864 ,  G06F12/0895

Abstract: 存储电路64包括以行和列进行排列的存储位置34的阵列32、行缓冲器36、和比较电路70，行缓冲器36包括多个条目68，每个条目68用于存储来自阵列32的活动行46的相应列处的存储位置的信息，并且比较电路70响应于指定标签值72的标签匹配命令，将标签值与存储在行缓冲器36的两个或更多个条目68的子集的每个条目中的信息进行比较。比较电路70识别条目子集中的哪个条目(如果存在的话)是存储有与标签值相匹配的信息的匹配条目。这允许诸如DRAM的存储技术更有效地用作组相联缓存。

公开(公告)号：CN109564547B

公开(公告)日：2023-04-25

申请号：CN201780049261.4

申请日：2017-06-26

Applicant: ARM有限公司

Inventor： 安德烈亚斯·翰森

IPC: G06F12/0811 ,  G06F12/084 ,  G06F15/78 ,  G06F9/38 ,  G06F12/0893

Abstract: 一种存储器单元包括：数据存储部，存储数据；操作控制器，接收由上游源发出的操作请求；下游能力存储部，存储对至少一个下游存储器单元可执行的操作的指示；以及处理电路，在操作控制器的控制下对存储在数据存储部中的数据执行操作。当从上游源接收到对目标数据执行操作的操作请求时，操作控制器被布置为依据目标数据是否被存储在数据存储部中和对至少一个下游存储器单元可执行的操作的指示来确定何时控制处理电路执行该操作以及何时将该操作转发到下游存储器单元。这允许了在存储器系统内的适当位置执行操作，其中不仅考虑到了数据存在于何处，而且考虑到了操作的复杂度和在存储器系统内的各种存储器位置提供的处理电路的能力。