公开(公告)号：CN110520851B

公开(公告)日：2024-04-16

申请号：CN201880024102.3

申请日：2018-04-06

Applicant: ARM有限公司

Inventor： 乔纳森·柯蒂斯·比尔德 ,  埃里克·范亨斯伯根

IPC: G06F12/0813 ,  G06F12/0831 ,  G06F13/16

Abstract: 一种虚拟链路缓冲器提供处理线程或核心之间的通信。第一缓存能够由第一处理设备访问并且第二缓存能够由第二处理设备访问。互连结构耦合在所述第一缓存与所述第二缓存之间并包括链路控制器。所述第一缓存中的生产者缓存行存储由所述第一处理设备产生的数据，并且所述链路控制器将所述生产者缓存行中的数据转移到所述第二缓存中的消费者缓存行。每个新数据元素被存储在所述生产者缓存行中由存储位置或尾部指示符指示的位置处，所述存储位置或尾部指示符被存储在同一缓存行中的预定位置处。转移的数据是从所述消费者缓存行中由加载位置或头部指示符指示的位置加载的，所述加载位置或头部指示符被存储在同一消费者缓存行中的预定位置处。

公开(公告)号：CN117882059A

公开(公告)日：2024-04-12

申请号：CN202280059035.5

申请日：2022-09-22

Applicant: ARM有限公司

Inventor： 乔纳森·柯蒂斯·比尔德 ,  路易斯·埃米利欧·佩纳

IPC: G06F12/1009 ,  G06F12/1027 ,  G06F12/084 ,  G06F12/1036 ,  G06F12/1081

Abstract: 本发明提供了一种提示者数据处理装置，该提示者数据处理装置设置有处理电路，该处理电路确定要在被提示者数据处理装置上执行的执行上下文将需要虚拟到物理地址转换。提示电路向被提示者数据处理装置传输预取关于另一数据处理装置的执行上下文的虚拟到物理地址转换的提示。被提示者数据处理装置还设置有接收电路，该接收电路从提示者数据处理装置接收预取关于该另一数据处理装置的执行上下文的虚拟到物理地址转换的提示。处理电路确定是否遵循该提示，并且响应于确定该提示将被遵循，使得针对该数据处理装置的该执行上下文预取该虚拟到物理地址转换。在这两种情况下，该提示均包括该执行上下文的标识符。

公开(公告)号：CN110892381B

公开(公告)日：2024-02-13

申请号：CN201880046758.5

申请日：2018-07-05

Applicant: ARM有限公司

Inventor： 乔纳森·柯蒂斯·比尔德 ,  罗克萨娜·鲁西托鲁 ,  柯蒂斯·格伦·邓纳姆

IPC: G06F9/46 ,  G06F9/50 ,  G06F9/30

Abstract: 一种数据处理系统包括：存储器系统；第一处理元件；第一地址转换器，该第一地址转换器将虚拟地址映射到系统地址；第二地址转换器，该第二地址转换器将系统地址映射到物理地址；以及任务管理单元。第一程序任务使用利用第一表而映射到第一系统地址范围的第一虚拟存储空间。第一程序任务的上下文包括第一表的地址并且第一程序任务的上下文通过创建指示从第二虚拟地址空间映射到系统地址的第二范围的第二表来克隆，其中第二范围被映射到与所述第一范围相同的物理地址直到发生写入为止，在写入发生时分配存储器并且更新第二范围的映射。所克隆上下文包括所述第二表的地址。

公开(公告)号：CN117120994A

公开(公告)日：2023-11-24

申请号：CN202280026152.1

申请日：2022-02-14

Applicant: ARM有限公司

Inventor： 乔纳森·柯蒂斯·比尔德 ,  柯蒂斯·格伦·邓纳姆 ,  安德烈亚斯·拉斯·桑德伯格 ,  罗克萨娜·鲁西托鲁

IPC: G06F15/17

Abstract: 本发明提供了一种消息传递电路，该消息传递电路包括查找电路，该查找电路响应于指示由片上系统的生成方节点在目标消息信道上提供的消息数据的生成方请求，从信道消耗方信息结构获得与订阅该目标消息信道的给定消耗方节点相关联的所选信道消耗方信息。控制电路将该消息数据写入与基于所选信道消耗方信息确定的地址空间的消耗方定义区域中的地址相关联的位置。当对于该目标消息信道和该给定消耗方节点满足事件通知条件并且要使用事件通知信道时，事件通知数据被写入与基于与该事件通知信道相关联的事件通知信道消耗方信息确定的地址空间的消耗方定义区域中的地址相关联的位置。

公开(公告)号：CN110869913B

公开(公告)日：2023-11-14

申请号：CN201880046355.0

申请日：2018-07-13

Applicant: ARM有限公司

Inventor： 乔纳森·柯蒂斯·比尔德 ,  罗克萨娜·鲁西托鲁 ,  柯蒂斯·格伦·邓纳姆

IPC: G06F12/0817 ,  G06F12/1036 ,  G06F12/1081 ,  G06F12/109 ,  G06F12/06 ,  G06F12/0862 ,  G06F12/1045 ,  G06F12/1072

Abstract: 一种数据处理网络包括：可经由系统地址空间寻址的设备的网络，所述网络包括被配置为在虚拟地址空间中执行应用的计算设备。虚拟到系统地址转换电路被配置为将虚拟地址转换为系统地址。存储器节点控制器具有：到数据资源的第一接口，所述数据资源可经由物理地址空间寻址；到所述计算设备的第二接口；以及系统到物理地址转换电路，所述系统到物理地址转换电路被配置为将所述系统地址空间中的系统地址转换为所述数据资源的物理地址空间中的对应的物理地址。所述虚拟到系统映射可以是范围表缓冲器，所述范围表缓冲器被配置为检索范围表条目，所述范围表条目包括范围的偏移地址以及虚拟地址基址和所述范围的程度的指标。

公开(公告)号：CN109997113B

公开(公告)日：2023-05-23

申请号：CN201780072060.6

申请日：2017-11-09

Applicant: ARM有限公司

Inventor： 柯蒂斯·格伦·邓纳姆 ,  乔纳森·柯蒂斯·比尔德 ,  罗克萨娜·鲁西托鲁

IPC: G06F9/48 ,  G06F9/46 ,  G06F12/0815

Abstract: 数据处理装置，包括：一个或多个互连的处理元件；每个处理元件被配置为执行程序任务的处理指令；每个处理元件被配置为在由该处理元件执行程序任务之后，保存与该程序任务有关的上下文数据；并且在恢复程序任务的执行时，加载由该处理元件或所述处理元件中的另一处理元件先前保存的上下文数据；每个处理元件具有相应的关联格式定义数据，以定义一组或多组数据项以包含在所述上下文数据中；所述装置包括格式选择电路，所述格式选择电路将每个所述处理元件的所述格式定义数据传送给所述处理元件中的其他处理元件，并且响应于每个所述处理元件的所述格式定义数据，确定一组公共数据项以包含在所述上下文数据中。

公开(公告)号：CN112470129A

公开(公告)日：2021-03-09

申请号：CN201980049118.4

申请日：2019-06-26

Applicant: ARM有限公司

Inventor： 莱利·杰亚保罗 ,  罗克萨娜·鲁西托鲁 ,  乔纳森·柯蒂斯·比尔德

IPC: G06F11/10 ,  G06F11/16

Abstract: 一种用于数据处理装置的存储器系统包括出错管理单元，存储器控制器(例如存储器管理单元或者存储器节点控制器)，以及可经由存储器控制器访问的并且被配置用于存储关键数据的一个或多个存储设备。出错管理单元检测并且纠正存储的关键数据、存储设备或者存储器控制器中的出错。可例如利用数据的拷贝或者纠错码来纠正数据出错。根据设备的故障特性来确定对于关键数据的故障保护级别，例如拷贝的数目、纠错码或者在一个或多个存储设备中的存储位置。可以监视并且动态地更新故障特性，例如差错率。

公开(公告)号：CN110869915A

公开(公告)日：2020-03-06

申请号：CN201880046718.0

申请日：2018-07-05

Applicant: ARM有限公司

Inventor： 乔纳森·柯蒂斯·比尔德 ,  柯蒂斯·格伦·邓纳姆 ,  罗克萨娜·鲁西托鲁

IPC: G06F12/1036 ,  G06F12/0888 ,  G06F12/14 ,  G06F9/455

Abstract: 存储器地址转换装置包括：转换数据存储库，用于存储转换数据的一个或多个实例，转换数据提供地址范围边界值，这些地址范围边界值定义虚拟存储器地址空间中的相应虚拟存储器地址边界之间的虚拟存储器地址的范围，并且转换数据指示虚拟存储器地址的范围内的虚拟存储器地址与输出地址空间中的对应输出存储器地址之间的转换；检测器电路，用于检测待转换的给定虚拟存储器地址是否位于由转换数据存储库中的转换数据的实例所定义的虚拟存储器地址的范围内；其中，检测器电路被配置为：当待转换的给定虚拟存储器地址位于由转换数据存储库存储的转换数据的任何实例所定义的虚拟存储器地址的范围之外时，取回转换数据的一个或多个另外实例；以及转换电路，用于将由检测到的转换数据实例所定义的转换应用于给定虚拟存储器地址。

公开(公告)号：CN110520851A

公开(公告)日：2019-11-29

申请号：CN201880024102.3

申请日：2018-04-06

Applicant: ARM有限公司

Inventor： 乔纳森·柯蒂斯·比尔德 ,  埃里克·范亨斯伯根

IPC: G06F12/0813 ,  G06F12/0831 ,  G06F13/16

Abstract: 一种虚拟链路缓冲器提供处理线程或核心之间的通信。第一缓存能够由第一处理设备访问并且第二缓存能够由第二处理设备访问。互连结构耦合在所述第一缓存与所述第二缓存之间并包括链路控制器。所述第一缓存中的生产者缓存行存储由所述第一处理设备产生的数据，并且所述链路控制器将所述生产者缓存行中的数据转移到所述第二缓存中的消费者缓存行。每个新数据元素被存储在所述生产者缓存行中由存储位置或尾部指示符指示的位置处，所述存储位置或尾部指示符被存储在同一缓存行中的预定位置处。转移的数据是从所述消费者缓存行中由加载位置或头部指示符指示的位置加载的，所述加载位置或头部指示符被存储在同一消费者缓存行中的预定位置处。

公开(公告)号：CN109196485A

公开(公告)日：2019-01-11

申请号：CN201780032598.4

申请日：2017-03-16

Applicant: ARM有限公司

Inventor： 乔纳森·柯蒂斯·比尔德 ,  温迪·埃尔萨瑟 ,  斯蒂芬·迪斯特尔霍斯特

IPC: G06F12/08 ,  G06F12/0811

Abstract: 数据处理设备包括具有第一处理单元的一个或多个主机处理器、具有第二处理单元的一个或多个缓存、具有第三处理单元的非缓存存储器以及能够操作用于在执行指令程序期间维持数据顺序的重排序缓冲器。指令调度器将指令路由到处理单元。由控制逻辑维持数据一致性，该控制逻辑阻止除了所选处理单元之外的处理单元对所选处理单元使用的数据位置的访问，直到从所述重排序缓冲器释放与所述数据位置相关联的数据。如果存储在缓存中的数据已经处于修改状态，则将该数据写入存储器，否则将状态设置为修改状态。存储器控制器可以用于限制对要在上面操作的存储器位置的访问。