公开(公告)号：CN101617298A

公开(公告)日：2009-12-30

申请号：CN200580018879.1

申请日：2005-05-31

Applicant: 飞思卡尔半导体公司

Inventor： 伊塔伊·佩莱德 ,  摩西·安舍尔 ,  雅各布·埃弗拉特 ,  阿隆·埃尔达尔

IPC: G06F12/08

CPC classification number: G06F12/0804 ,  G06F12/0842 ,  G06F12/0891

Abstract: 用于在存储器缓存(105)上执行一致操作存储器缓存控制结构，包括：接收处理器，用于接收(301)包括与主存储器(103)相关的多个地址的地址组的地址组指示。地址组指示可包括任务标识以及对应于主存储器(103)的存储器块的地址范围。控制单元(303)顺序地处理缓存线组的每一线。具体地，通过评价匹配标准，确定每一缓存线是否与地址组的地址相关联。如果满足匹配标准，则在缓存线上执行一致操作。如果在一致操作和其他存储器操作之间存在冲突，则一致装置抑制一致操作。本发明允许缓存一致操作的减小的持续时间。该持续时间还与一致操作所包括的主存储器空间的大小无关。

公开(公告)号：CN101617298B

公开(公告)日：2012-03-21

申请号：CN200580018879.1

申请日：2005-05-31

Applicant: 飞思卡尔半导体公司

Inventor： 伊塔伊·佩莱德 ,  摩西·安舍尔 ,  雅各布·埃弗拉特 ,  阿隆·埃尔达尔

IPC: G06F12/08

CPC classification number: G06F12/0804 ,  G06F12/0842 ,  G06F12/0891

Abstract: 用于在存储器缓存(105)上执行一致操作存储器缓存控制结构，包括：接收处理器，用于接收(301)包括与主存储器(103)相关的多个地址的地址组的地址组指示。地址组指示可包括任务标识以及对应于主存储器(103)的存储器块的地址范围。控制单元(303)顺序地处理缓存线组的每一线。具体地，通过评价匹配标准，确定每一缓存线是否与地址组的地址相关联。如果满足匹配标准，则在缓存线上执行一致操作。如果在一致操作和其他存储器操作之间存在冲突，则一致装置抑制一致操作。本发明允许缓存一致操作的减小的持续时间。该持续时间还与一致操作所包括的主存储器空间的大小无关。