公开(公告)号：CN116663620A

公开(公告)日：2023-08-29

申请号：CN202310638717.8

申请日：2023-05-31

Applicant: 重庆大学

Inventor： 石匆 ,  田敏 ,  何俊贤 ,  王腾霄 ,  王海冰 ,  喻剑依 ,  高灏然 ,  张靖雅 ,  陈乐毅 ,  陈思豪 ,  庹云鹏

IPC: G06N3/049 ,  G06N3/063 ,  G06N3/08 ,  G06F15/78

Abstract: 本发明公开了一种脑仿生片上学习脉冲神经网络及边缘端神经形态处理器，包括编码层、特征提取层和决策层；所述编码层用于对输入图像进行脉冲编码；若输入为动态视觉传感器产生的数据，则直接送到特征提取层，编码层不工作；如果输入为静态图像，则将静态图像像素值编码为脉冲序列后再输入给特征提取层；所述特征提取层通过对编码层输出的脉冲进行提取和选择特征，所述特征提取层支持的特征提取方法包括脉冲极限学习机、时空压缩感知、液体状态机、局部/部分连接；所述决策层用于接收来自特征提取层的脉冲，并对决策层的权重进行片上学习训练。本发明能够灵活配置执行不同的片上学习算法，减小资源消耗，降低芯片的功耗。

公开(公告)号：CN116629344A

公开(公告)日：2023-08-22

申请号：CN202310620352.6

申请日：2023-05-29

Applicant: 重庆大学

Inventor： 石匆 ,  高灏然 ,  田敏 ,  何俊贤 ,  王腾霄 ,  喻剑依 ,  王海冰 ,  陈思豪 ,  张靖雅 ,  庹云鹏 ,  陈乐毅

IPC: G06N3/084 ,  G06N3/049 ,  G06N3/045 ,  G06N3/0464

Abstract: 本发明公开了一种基于Ca‑LIF神经元模型的Spike‑BP片上学习方法、系统及处理器，其采用可训练的线性泄漏参数和基于钙门控的正负双通道脉冲发射机制，对于Ca‑LIF神经元模型只需要通过减去即可实现线性泄漏操作，在求解梯度矩阵时能避免复杂的泄漏补偿操作，降低硬件实现复杂度，节省后续硬件设计的大量计算资源，并能提升脉冲神经网络训练的性能。

公开(公告)号：CN116562350A

公开(公告)日：2023-08-08

申请号：CN202310619311.5

申请日：2023-05-29

Applicant: 重庆大学

Inventor： 石匆 ,  何俊贤 ,  王腾霄 ,  王海冰 ,  高灏然 ,  张靖雅

IPC: G06N3/063 ,  G06N3/0464 ,  G06N3/088 ,  G06N3/09 ,  G06F18/241 ,  G06N3/049

Abstract: 本发明公开了一种基于全脉冲HMAX模型的多层卷积类脑芯片，芯片采用层类型可配置的多核架构，总体由全局控制器、数个级联的脉冲卷积核、层间共享学习引擎以及输出脉冲解码器四个部分组成。全局控制器主要负责处理器内部与外界数据的传输、交互与控制。脉冲卷积处理核是处理器的核心模块，其依次相连，后一个处理核接收前一个处理核输出的脉冲数据。当某一网络层处于学习状态时，该网络层会调用层间共享学习引擎模块完成片上学习。输出脉冲解码器通过对输出的AER数据进行解码，从而实现分类功能，并将结果向外输出。本发明能够实现全脉冲HMAX模型的高效片上学习与推理，解决了现有边缘端类脑芯片识别率较低、性能不足、能效较差的问题。

公开(公告)号：CN117077743A

公开(公告)日：2023-11-17

申请号：CN202311048982.7

申请日：2023-08-21

Applicant: 重庆大学

Inventor： 石匆 ,  何俊贤 ,  王腾霄 ,  王海冰 ,  高灏然 ,  张靖雅 ,  田敏

IPC: G06N3/063 ,  G06N3/0464 ,  G06N3/049 ,  G06N3/045 ,  G06N3/08 ,  G06F15/78

Abstract: 本发明是一种基于脉冲神经网络的片上深度卷积学习系统，提出了控制器与数据处理模块分离设计的支持片上深度卷积学习的神经形态VLSI硬件架构，以及处理核负载动态分配机制，设计了高效支持卷积网络与全连接网络机构的可重构处理核与片上学习电路，实现了在极低硬件资源消耗的前提下支持片上深度卷积学习，且支持任意网络结构、运算性能配置，满足了当前边缘端设备对于高智能、高性能、高能效硬件的需求。

公开(公告)号：CN116562344A

公开(公告)日：2023-08-08

申请号：CN202310616007.5

申请日：2023-05-29

Applicant: 重庆大学

Inventor： 石匆 ,  张靖雅 ,  田敏 ,  王腾霄 ,  何俊贤 ,  喻剑依 ,  高灏然 ,  王海冰 ,  陈乐毅 ,  陈思豪 ,  庹云鹏

IPC: G06N3/049 ,  G06N3/045 ,  G06F18/241 ,  G06N3/08 ,  G06N3/063

Abstract: 本发明公开了一种深层脉冲神经网络模型及深层SNN片上实时学习处理器，包括输入层、L−1个隐藏层和输出层，每一层均通过突触权重与前一层完全连接；突触权重的训练方法为通过固定的随机反馈矩阵将输出层误差向量直接投影到各隐藏层；在处理训练样本的脉冲序列期间，每当输出层的IF神经元j在时间步t发射脉冲但其标签与训练样本标签不匹配时，负误差立即触发各层神经元的突触权重更新；在处理完训练样本的所有脉冲后，每个从未发射但其标签与输入样本标签匹配的输出层的IF神经元都会有一个正误差，触发各层神经元的突触权重更新；硬件基于事件驱动，采用异构双核的并行阵列和流水线电路设计。本发明具有较高的识别精度，实现快速片上学习。

公开(公告)号：CN116050487A

公开(公告)日：2023-05-02

申请号：CN202310036522.6

申请日：2023-01-09

Applicant: 重庆大学

Inventor： 石匆 ,  庹云鹏 ,  钟正青 ,  田敏 ,  王海冰 ,  王腾霄 ,  何俊贤 ,  陈乐毅 ,  张靖雅 ,  王丽 ,  陈思豪 ,  高灏然

IPC: G06N3/06 ,  G06N3/0455 ,  G06N3/049

Abstract: 本发明公开了一种基于双模式积分点火神经元的片上脉冲编码器，包括输入像素存储器、全局调度器、脉冲仲裁器、编码模块阵列和参数寄存器；全局调度器分别与输入像素存储器、脉冲仲裁器和参数寄存器连接；编码模块阵列分别与输入像素存储器、脉冲仲裁器和参数寄存器连接；在全局调度器的控制下，脉冲编码器根据参数寄存器配置所有编码核心中神经元的模式；在每次编码运算前，输入像素存储器取出N个像素并将这N个像素同时传递给N个编码核心，N个编码核心以时分复用方式并行编码这N个像素；编码生成的所有脉冲AER数据从脉冲仲裁器串行输出。本发明具有片上实时编码能力，能够将图像像素直接编码为脉冲数据。

公开(公告)号：CN115115039B

公开(公告)日：2025-04-22

申请号：CN202210713374.2

申请日：2022-06-22

Applicant: 重庆大学

Inventor： 石匆 ,  张靖雅 ,  田敏 ,  王腾霄 ,  王海冰 ,  何俊贤 ,  卢靖 ,  高灏然

IPC: G06N3/06 ,  G06N3/049 ,  G06N3/063

Abstract: 本发明公开了一种轻量级片上学习FPGA硬件架构及其设计方法，以脉冲神经网络结构为基础，结合压缩感知规则和Tempotron算法，构建轻量级脉冲神经网络，压缩感知层直接发射脉冲，并在传统的Tempotron算法中加入膜电位和Trace协同复位机制，并以事件驱动的方式进行，提高了计算效率，易于硬件实现。本发明提高了计算速度，降低了硬件资源消耗。

公开(公告)号：CN116629331A

公开(公告)日：2023-08-22

申请号：CN202310615882.1

申请日：2023-05-29

Applicant: 重庆大学

Inventor： 石匆 ,  王海冰 ,  田敏 ,  何俊贤 ,  王腾霄 ,  喻剑依 ,  高灏然 ,  张靖雅 ,  陈乐毅 ,  陈思豪 ,  庹云鹏

IPC: G06N3/063 ,  G06N3/0464 ,  G06N3/084 ,  G06N3/049 ,  G06V10/764 ,  G06V10/82

Abstract: 本发明涉及人工智能领域和类脑智能芯片领域，具体涉及事件驱动类型芯片中突触权重更新方法、芯片、电子设备，所述方法为：在事件驱动类型芯片的深度卷积神经网络的训练中，采用BP‑STDP学习规则对深度卷积神经网络的卷积层各突触的权重进行更新，采用DFA‑STDP学习规则对深度卷积神经网络的全连接层各突触的权重进行更新。其使得神经形态芯片能够实现最大化的并行计算，大幅度提高处理速度，提升芯片性能。

公开(公告)号：CN115115039A

公开(公告)日：2022-09-27

申请号：CN202210713374.2

申请日：2022-06-22

Applicant: 重庆大学

Inventor： 石匆 ,  张靖雅 ,  田敏 ,  王腾霄 ,  王海冰 ,  何俊贤 ,  卢靖 ,  高灏然

IPC: G06N3/06 ,  G06N3/04 ,  G06N3/063

Abstract: 本发明公开了一种轻量级片上学习FPGA硬件架构及其设计方法，以脉冲神经网络结构为基础，结合压缩感知规则和Tempotron算法，构建轻量级脉冲神经网络，压缩感知层直接发射脉冲，并在传统的Tempotron算法中加入膜电位和Trace协同复位机制，并以事件驱动的方式进行，提高了计算效率，易于硬件实现。本发明提高了计算速度，降低了硬件资源消耗。