堆叠芯片共享像素架构
    1.
    发明授权

    公开(公告)号:CN106129072B

    公开(公告)日:2019-07-26

    申请号:CN201610078522.2

    申请日:2016-02-04

    CPC classification number: H04N5/37457 H04N5/379

    Abstract: 本发明涉及一种堆叠芯片共享像素架构。图像传感器包含安置于第一半导体裸片中的像素阵列。所述像素阵列被分割成多个像素子阵列。所述多个像素子阵列中的每一者被布置成多个像素群组。所述多个像素群组中的每一者被布置成p×q个像素单元阵列。多个读出电路安置于第二半导体裸片中。互连层堆叠于所述第一半导体裸片与所述第二半导体裸片之间。所述互连层包含多个导体。所述多个像素子阵列中的每一者通过所述多个导体中的对应一者耦合到所述多个读出电路中的对应一者。

    实施堆叠芯片高动态范围图像传感器的方法及系统

    公开(公告)号:CN106454141A

    公开(公告)日:2017-02-22

    申请号:CN201610344265.2

    申请日:2016-05-23

    Abstract: 本申请案涉及一种实施堆叠芯片高动态范围图像传感器的方法及系统。在图像传感器中实施堆叠芯片HDR算法的方法开始于使用像素阵列捕获具有第一曝光时间的第一帧及具有与所述第一曝光时间相比更长或更短的第二曝光时间的第二帧。像素阵列安置于第一半导体裸片中且被划分成像素子阵列。每一像素子阵列布置成像素群组,且每一像素群组布置成像素单元阵列。安置于第二半导体裸片中的读出电路获取第一帧及第二帧的图像数据。每一像素子阵列通过多个导体中的对应一者耦合到对应读出电路。ADC电路将来自第一帧及第二帧的图像数据转换成第一ADC输出及第二ADC输出。位于所述第二半导体裸片上的功能逻辑将第一ADC输出与第二ADC输出加总以产生最终ADC输出。本发明还描述其它实施例。

    用于减少CMOS图像传感器的模拟图像数据中的噪声的方法及设备

    公开(公告)号:CN103685993B

    公开(公告)日:2017-03-01

    申请号:CN201310346759.0

    申请日:2013-08-09

    CPC classification number: H04N5/357 H04N5/2173 H04N5/378

    Abstract: 本申请案涉及用于减少CMOS图像传感器的模拟图像数据中的噪声的方法及设备。本发明揭示一种用于预处理模拟图像数据以减少所述模拟图像数据中的噪声的方法,所述模拟图像数据是在取样时间期间从图像传感器的像素阵列读出的。所述方法包含在所述取样时间期间产生所述模拟图像数据的多个样本且接着将所述多个样本的值限制于上阈值及下阈值。所述方法还包含通过响应于在所述取样时间期间何时产生了所述多个样本中的每一者而对相应样本应用加权因子来预调节所述多个样本。接着确定并输出所述多个样本的中值。

    实施堆叠芯片高动态范围图像传感器的方法及系统

    公开(公告)号:CN113286103A

    公开(公告)日:2021-08-20

    申请号:CN202110577077.5

    申请日:2016-05-23

    Abstract: 本申请案涉及一种实施堆叠芯片高动态范围图像传感器的方法及系统。在图像传感器中实施堆叠芯片HDR算法的方法开始于使用像素阵列捕获具有第一曝光时间的第一帧及具有与所述第一曝光时间相比更长或更短的第二曝光时间的第二帧。像素阵列安置于第一半导体裸片中且被划分成像素子阵列。每一像素子阵列布置成像素群组,且每一像素群组布置成像素单元阵列。安置于第二半导体裸片中的读出电路获取第一帧及第二帧的图像数据。每一像素子阵列通过多个导体中的对应一者耦合到对应读出电路。ADC电路将来自第一帧及第二帧的图像数据转换成第一ADC输出及第二ADC输出。位于所述第二半导体裸片上的功能逻辑将第一ADC输出与第二ADC输出加总以产生最终ADC输出。本发明还描述其它实施例。

    具有缩放滤波器阵列和像素内装仓的图像传感器

    公开(公告)号:CN105025278B

    公开(公告)日:2017-08-01

    申请号:CN201410355660.1

    申请日:2014-07-24

    Abstract: 本申请案涉及具有缩放滤波器阵列和像素内装仓的图像传感器。设备的实施例包含包括分组成具有两个或两个以上个别像素的像素内核的多个个别像素的像素阵列,其中每一像素内核包含电耦合到所述内核中的所有个别像素的浮动扩散。彩色滤波器阵列CFA定位在所述像素阵列上且光学地耦合到所述像素阵列,所述CFA包括多个平铺的最小重复单元,每一最小重复单元包含多个缩放滤波器,每一缩放滤波器具有选自两个或两个以上不同光响应的光响应。每一像素内核内的个别像素光学耦合到缩放滤波器。耦合到所述像素阵列的电路和逻辑使所述设备以第一模式操作,其中将来自个别像素子集的信号被个别地转移到其浮动扩散并读取,从而产生高分辨率、低敏感性子图像,以及以第二模式操作,其中将来自每个像素内核中的个别像素的信号装仓到所述内核的浮动扩散中并读取,从而产生高分辨率、低敏感性图像。

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