具有边缘检测增强的条码读取器

    公开(公告)号:CN107092850A

    公开(公告)日:2017-08-25

    申请号:CN201710089794.7

    申请日:2011-11-17

    CPC classification number: G06K7/10851 G06K7/1452

    Abstract: 本公开涉及具有边缘检测增强的条码读取器。用于解码符号体系的编码符号字符的光读取器包含具有表示编码的符号字符的扫描数据信号编码信息作为输入的扫描数据信号处理器,其包括适于从扫描数据信号提供主要相位波形的第一时间延迟级,适于从扫描数据信号提供早期相位波形的第二时间延迟级,适于从扫描数据信号提供延迟相位波形的第三时间延迟级。早期相位波形具有小于主要相位波形的传播延迟,延迟相位波形具有大于主要相位波形的传播延迟。其还包括峰值窗口检测级,当主要相位波形的幅度大于或小于或等于早期相位波形和延迟相位波形的幅度二者时,生成峰值窗口时间帧。其还包括数字转换器电路,适于在峰值窗口时间帧内接受扫描数据信号处理器输出。

    具有边缘检测增强的条码读取器

    公开(公告)号:CN107092850B

    公开(公告)日:2020-07-28

    申请号:CN201710089794.7

    申请日:2011-11-17

    Abstract: 本公开涉及具有边缘检测增强的条码读取器。用于解码符号体系的编码符号字符的光读取器包含具有表示编码的符号字符的扫描数据信号编码信息作为输入的扫描数据信号处理器,其包括适于从扫描数据信号提供主要相位波形的第一时间延迟级,适于从扫描数据信号提供早期相位波形的第二时间延迟级,适于从扫描数据信号提供延迟相位波形的第三时间延迟级。早期相位波形具有小于主要相位波形的传播延迟,延迟相位波形具有大于主要相位波形的传播延迟。其还包括峰值窗口检测级,当主要相位波形的幅度大于或小于或等于早期相位波形和延迟相位波形的幅度二者时,生成峰值窗口时间帧。其还包括数字转换器电路,适于在峰值窗口时间帧内接受扫描数据信号处理器输出。

    最小高度CMOS图像传感器
    3.
    发明授权

    公开(公告)号:CN114286027B

    公开(公告)日:2024-07-12

    申请号:CN202111598156.0

    申请日:2017-06-21

    Abstract: 本申请涉及最小高度CMOS图像传感器,其中,提供了一种用于相机组装件的CMOS图像传感器,具有带有相对的面的传感器管芯,所述相对的面为上面和下面。在上面上,传感器管芯提供有传感器阵列、模拟向数字转换模块、数字逻辑电路、以及时序和时钟控制电路。传感器阵列基本上集中在传感器管芯上。模拟向数字转换模块划分成两个子模块。每一个子模块设置成邻近于传感器阵列并且定位在传感器阵列的相对侧部上。数字逻辑电路形成第一行。时序和时钟控制电路以及模拟信号处理电路邻近并且形成第二行。第一行和第二行具有类似尺寸并且设置在传感器阵列的相对侧部上。

    最小高度CMOS图像传感器
    4.
    发明授权

    公开(公告)号:CN107529026B

    公开(公告)日:2021-12-28

    申请号:CN201710474223.5

    申请日:2017-06-21

    Abstract: 本申请涉及最小高度CMOS图像传感器,其中,提供了一种用于相机组装件的CMOS图像传感器,具有带有相对的面的传感器管芯,所述相对的面为上面和下面。在上面上,传感器管芯提供有传感器阵列、模拟向数字转换模块、数字逻辑电路、以及时序和时钟控制电路。传感器阵列基本上集中在传感器管芯上。模拟向数字转换模块划分成两个子模块。每一个子模块设置成邻近于传感器阵列并且定位在传感器阵列的相对侧部上。数字逻辑电路形成第一行。时序和时钟控制电路以及模拟信号处理电路邻近并且形成第二行。第一行和第二行具有类似尺寸并且设置在传感器阵列的相对侧部上。

    最小高度CMOS图像传感器
    5.
    发明公开

    公开(公告)号:CN114286027A

    公开(公告)日:2022-04-05

    申请号:CN202111598156.0

    申请日:2017-06-21

    Abstract: 本申请涉及最小高度CMOS图像传感器,其中,提供了一种用于相机组装件的CMOS图像传感器,具有带有相对的面的传感器管芯,所述相对的面为上面和下面。在上面上,传感器管芯提供有传感器阵列、模拟向数字转换模块、数字逻辑电路、以及时序和时钟控制电路。传感器阵列基本上集中在传感器管芯上。模拟向数字转换模块划分成两个子模块。每一个子模块设置成邻近于传感器阵列并且定位在传感器阵列的相对侧部上。数字逻辑电路形成第一行。时序和时钟控制电路以及模拟信号处理电路邻近并且形成第二行。第一行和第二行具有类似尺寸并且设置在传感器阵列的相对侧部上。

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