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公开(公告)号：CN102723099A
公开(公告)日：2012-10-10
申请号：CN201210088525.6
申请日：2012-03-28
Applicant: 西部数据技术公司
IPC: G11C7/10
CPC classification number: G11C7/10 , G06F13/4234
Abstract: 本发明涉及包括用于处理多命令描述符块以便利用并发性的主机接口的闪存装置。公开一种闪存装置，其包括经第一通道存取第一闪存和经第二通道存取第二闪存的闪存控制器。多命令描述符块被从主机接收，其中多命令描述符块包括识别主机正在准备请求的多个存取命令的标识符。第一组存取命令被选择用于并发执行以及第二组存取命令被选择用于并发执行。通过并发存取至少第一和第二闪存，第一组存取命令被从主机接收并且并发执行。通过并发存取至少第一和第二闪存，第二组存取命令被从主机接收并且并发执行。
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公开(公告)号：CN102736863A
公开(公告)日：2012-10-17
申请号：CN201210099874.8
申请日：2012-04-06
Applicant: 西部数据技术公司
CPC classification number: G06F3/061 , G06F3/0659 , G06F3/0688
Abstract: 本发明涉及支持失序主机命令组块介质访问的非易失性半导体存储器模块。本发明公开一种非易失性半导体存储器模块，其包括存储器件和可操作耦合到存储器件的存储器控制器，其中存储器控制器可操作用于接收主机命令，将主机命令分离为包括含有至少一个逻辑块地址(LBA)的第一组块的一个或更多个组块，以及对照包括一个或更多个活动组块的活动组块一致性列表检查第一组块以确定第一组块是否是独立组块并准备被提交以访问存储器件，或者是否是依赖组块并且延迟访问存储器件直至相关联的依赖性被清除为止。
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公开(公告)号：CN102736863B
公开(公告)日：2017-06-23
申请号：CN201210099874.8
申请日：2012-04-06
Applicant: 西部数据技术公司
CPC classification number: G06F3/061 , G06F3/0659 , G06F3/0688
Abstract: 本发明涉及支持失序主机命令组块介质访问的非易失性半导体存储器模块。本发明公开一种非易失性半导体存储器模块，其包括存储器件和可操作耦合到存储器件的存储器控制器，其中存储器控制器可操作用于接收主机命令，将主机命令分离为包括含有至少一个逻辑块地址(LBA)的第一组块的一个或更多个组块，以及对照包括一个或更多个活动组块的活动组块一致性列表检查第一组块以确定第一组块是否是独立组块并准备被提交以访问存储器件，或者是否是依赖组块并且延迟访问存储器件直至相关联的依赖性被清除为止。
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公开(公告)号：CN102723099B
公开(公告)日：2017-03-01
申请号：CN201210088525.6
申请日：2012-03-28
Applicant: 西部数据技术公司
CPC classification number: G11C7/10 , G06F13/4234
Abstract: 本发明涉及包括用于处理多命令描述符块以便利用并发性的主机接口的闪存装置。公开一种闪存装置，其包括经第一通道存取第一闪存和经第二通道存取第二闪存的闪存控制器。多命令描述符块被从主机接收，其中多命令描述符块包括识别主机正在准备请求的多个存取命令的标识符。第一组存取命令被选择用于并发执行以及第二组存取命令被选择用于并发执行。通过并发存取至少第一和第二闪存，第一组存取命令被从主机接收并且并发执行。通过并发存取至少第一和第二闪存，第二组存取命令被从主机接收并且并发执行。
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