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公开(公告)号：CN117459343A
公开(公告)日：2024-01-26
申请号：CN202311346240.2
申请日：2023-10-17
Applicant: 西安电子科技大学芜湖研究院 , 西安电子科技大学
IPC: H04L12/40 , H03K5/24 , H03K17/687
Abstract: 本发明公开了一种适用于CAN的振铃抑制电路，包括减法器电路、振铃采样电路、振铃采样电路的复位电路以及动态比较器电路及其复位电路；所述减法器电路用于对总线信号做减法，得到纯净的振铃信号；所述振铃采样电路用于将得到的振铃信号进行峰值采样并保存；所述振铃采样电路的复位电路用于控制振铃采样电路的使能与复位功能；所述动态比较器电路及其复位电路用于将振铃采样电路得到的信号与参考电平作比较，进而输出信号控制MOS电阻导通，达到振铃抑制的目的。本发明采用动态比较器，不需要额外的外部控制信号，减少振铃抑制电路对总线的影响。通过振铃采样电路，用较简单的结构就可较好地保持振铃信号的峰值，同时降低了对器件工作频率的要求。
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公开(公告)号：CN116860052A
公开(公告)日：2023-10-10
申请号：CN202310562557.3
申请日：2023-05-16
Applicant: 西安电子科技大学芜湖研究院
IPC: G05F1/56
Abstract: 本发明公开了一种负反馈稳压电路及前端稳压电路，其中的负反馈稳压电路包括：第一电阻和第二电阻，二者串联后一端与结型场效应晶体管的源极相连接，另一端接地；第一三极管，基极连接于第一电阻和第二电阻之间，集电极与结型场效应晶体管的源极相连接；第二三极管和第三三极管，二者的基极相互连接，集电极均与第一三极管的发射极相连接，发射极均接地；且第三三极管的基极还有其自身的集电极相连接；第一NMOS管，栅极与第二三极管的集电极相连接，漏极与结型场效应晶体管的栅极相连接并通过一第三电阻后与结型场效应晶体管的源极相连接。本发明中的电路，能够实现输入电压较大范围内变化情况下的输出电压稳压，且结构简单。
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公开(公告)号：CN115348129B
公开(公告)日：2023-08-15
申请号：CN202210862115.6
申请日：2022-07-20
Applicant: 西安电子科技大学芜湖研究院
Abstract: 本发明公开了一种CAN收发器接收电路，分为三级结构，为第一级保护电路、第二级主体结构为运算放大器、第三级为迟滞比较器；所述保护电路可以将总线异常电压衰减到可被后级电路接收的范围内；所述运算放大器中预处理保护电路的输出差分信号，将其变为更易被检测的单端信号，且该单端信号可以有效区分总线信号的显性与隐性状态；所述迟滞比较器检测运放输出的单端信号并转化成数字信号输出，迟滞量可以防止比较器因输入波动而导致的输出翻转。本发明使差分信号可以正常输入到转换电路，并在该结构的基础上调整收发器结构，将差分信号转化成单端信号，单端信号经过迟滞比较器，输出一个抗干扰能力强的数字信号。
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公开(公告)号：CN113422605A
公开(公告)日：2021-09-21
申请号：CN202110763310.9
申请日：2021-07-06
Applicant: 西安电子科技大学芜湖研究院
IPC: H03M1/10
Abstract: 本发明公开了一种溢出校准电路、模数转换器及模数转换方法，基于流水线型ADC第一子级和第二子级输出的数字码同时进行溢出判断，并将判断的结果传输到校准输出电路进行校准，在发生下溢出的时候将校准输出电路的输出全部置0，在发生上溢出的时候将校准输出电路的输出全部置1，完成溢出判断，并校准输出。如果存在因误差导致的溢出判断比较器判断结果出错，可以在溢出判断电路和校准输出电路校准判断失误的溢出位，保证电路的正常输出。
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公开(公告)号：CN117453593A
公开(公告)日：2024-01-26
申请号：CN202311339459.X
申请日：2023-10-17
Applicant: 西安电子科技大学芜湖研究院 , 西安电子科技大学
Abstract: 本发明公开了一种摆率可调的低电磁辐射CAN总线发送器，包括N个高侧电流开关、N个高侧电流源、N个低侧电流开关和N个低侧电流源；电流源用于提供输出电流，高侧电流开关和低侧电流开关用于控制电流源的导通与关断，电流源的电流由功率管提供；高侧电流开关和低侧电流开关通过移位寄存器控制。本发明利用移位寄存器来控制多级电流开关，通过改变时钟频率来控制每一级电流开关的导通延迟，最终达实现摆率可控。由于移位寄存器的作用，相邻两级电流镜的延时固定，这个特点同时解决了CANH与CANL之间的不匹配问题，减弱了工艺因素对CANH与CANL的匹配度的影响，使CANH与CANL的对称性更好，减小共模不匹配引起的电磁辐射。
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Patent Agency Ranking
公开(公告)号：CN113433998A
公开(公告)日：2021-09-24
申请号：CN202110763311.3
申请日：2021-07-06
Applicant: 西安电子科技大学芜湖研究院
IPC: G05F1/56
Abstract: 本发明公开了一种功率驱动器，包括驱动电路和自举电路，自举电路包括MOS管M5，MOS管M5的源极和栅极均由外部电源VM供电，MOS管M5的漏极接驱动电路中自举电容Cb的高压端。本发明中功率驱动器的自举电路使用外部电源VM对驱动电路中的自举电容充电，在使用较高的外部电源VM时，避免了二极管的堆叠，同时也降低了线性稳压器LDO的设计难度，减小了LDO的功耗和产热。
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公开(公告)号：CN113506802B
公开(公告)日：2024-08-06
申请号：CN202110722554.2
申请日：2021-06-28
Applicant: 西安电子科技大学芜湖研究院
IPC: H01L27/092 , H01L21/8256
Abstract: 本发明公开了一种直接带隙GeSn CMOS器件，包括：衬底层、Ge虚衬底、第一P型Ge层、隔离区、N阱、第二P型Ge层、本征Ge隔离层、沟道层、第一本征三元合金异质帽层、PMOS栅极、PMOS源漏区、N型Ge层、第二本征三元合金异质帽层、NMOS栅极、NMOS源漏区、介质层、源漏电极和钝化层；第一本征三元合金异质帽层的材料为SixGe1‑x‑ySny；其中，x的范围为0.1～0.15，y的范围为0.05～0.07；第二本征三元合金异质帽层的材料为SixGe1‑x‑ySny；其中，x的范围为0.1～0.15，y的范围为0.08～0.1；沟道层为本征DR‑Ge1‑zSnz层；其中，z的范围为0.12～0.18。本发明通过单边高势垒量子限域NMOS和量子阱PMOS组成的DR‑GeSn CMOS结构，能够利于NMOS器件沟道的开启，整个器件各层材料相同，NMOS与PMOS结构与工艺兼容性较佳。本发明还提供一种直接带隙GeSn CMOS器件的制备方法。
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公开(公告)号：CN117348680A
公开(公告)日：2024-01-05
申请号：CN202311344846.2
申请日：2023-10-17
Applicant: 西安电子科技大学芜湖研究院 , 西安电子科技大学
Abstract: 本发明公开了一种适用于CAN总线的摆率控制电路，包括译码器U0、n个NMOS管、n个阻值为R的电阻和输出端的峰值保持电路U1共同构成了新型电阻阵列；所述峰值保持电路U1的输出端VO与电压跟随器U2的正相输入端相连，电压跟随器U2的反相输入端与输出端相连，并接入MOS器件M0的栅极；密勒电容CM的两端分别接入MOS器件M0的栅极与漏极；负载电容CL的一端连接MOS器件M0的漏极，另一端接地；负载电阻RL的一端接入输出节点VOUT，另一端接地。本发明能够过滤掉过冲电压，保持电阻阵列输出电压的稳定性；在高压功率MOS器件的输出端与输入端串接米勒电容，以稳定MOS器件漏极电流的摆率，进而稳定输出电压的变化速度，达到摆率控制的目的。
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公开(公告)号：CN116708073A
公开(公告)日：2023-09-05
申请号：CN202310775648.5
申请日：2023-06-28
Applicant: 西安电子科技大学芜湖研究院
Abstract: 本发明公开了一种双重共模抑制接收电路，包括第一级共模抑制电路、第二级全差分运放构成的同相比例放大器、第三级引入失配的迟滞比较器以及第四级输出缓冲器；级间相互之间采用直接耦合，输入的总线电平经过第一级共模抑制电路后，经过衰减后共模电平范围取决于全差分运算放大器的共模摆幅以及最大共模电压，信号经过全差分运算放大器构成的同相比例放大器之后，共模电平将会被稳定，同时第二级全差分运放构成的同相比例放大器的差分信号将会被传递到迟滞比较器，经过迟滞比较器后输出数字逻辑电平；所述迟滞比较器的输出端口连接反相器链构成的输出缓冲器。本发明在保证准确接收显性和隐形电平的同时简化了电路结构，降低了电路的总体功耗。
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公开(公告)号：CN113517348B
公开(公告)日：2023-08-04
申请号：CN202110720838.8
申请日：2021-06-28
Applicant: 西安电子科技大学芜湖研究院
IPC: H01L29/78 , H01L29/165 , H01L21/336
Abstract: 本发明公开了一种直接带隙GeSn增强型nMOS器件，包括：衬底层、Ge虚衬底、调制Ge掺杂外延层、本征Ge隔离层、nMOS沟道层、本征三元合金异质帽层、氧化铪层、氮化钽层、源漏区、介质层、源电极、漏电极和钝化层；氧化铪层和氮化钽层形成栅极区；本征三元合金异质帽层的材料为SixGe1‑x‑ySny；其中，x的范围为0.1～0.15，y的范围为0.08～0.1；nMOS沟道层为本征DR‑Ge1‑zSnz层；其中，z的范围为0.12‑0.18。本发明还提供一种直接带隙GeSn增强型nMOS器件的制备方法。本发明的器件解决了Ge基沟道增强型nMOS表面沟道不反型的问题，消除了界面态引起的沟道区费米钉扎效应，利于器件沟道的开启，同时采用高电子迁移率DR‑GeSn作为沟道材料，且在沟道区输运时电子无表面粗糙度散射和离化杂质散射，使得器件性能指标优异。
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