公开(公告)号：CN117113889A

公开(公告)日：2023-11-24

申请号：CN202210529119.2

申请日：2022-05-16

Applicant: 西安电子科技大学

Inventor： 田聪 ,  李煜 ,  于斌 ,  段振华 ,  曲南江 ,  曾诚 ,  王小兵 ,  张南 ,  陆旭

IPC: G06F30/31 ,  G06F30/343 ,  G06F115/02

Abstract: 本发明涉及一种FPGA设计开发方法，包括以下步骤：在集成开发环境中，打开或创建工程，工程用于管理FPGA设计开发过程中涉及到的文件；根据开启工程指令打开或创建工程；在工程中添加资源文件，以调用集成开发环境对资源文件进行管理和编译转换；资源文件包括：设计文件和约束文件，或者，资源文件包括：设计文件、约束文件和仿真文件；调用集成开发环境的执行功能对工程中对应的资源文件进行编译和转换，并根据转换结果得到可载入FPGA芯片的比特流，执行功能包括：综合功能、实现功能和比特流生成功能，或者，还可以包括仿真功能。本发明为FPGA设计开发提供全流程调用以及简单友好的交互界面，可以提高FPGA设计开发的效率。

公开(公告)号：CN117131826A

公开(公告)日：2023-11-28

申请号：CN202210542658.X

申请日：2022-05-18

Applicant: 西安电子科技大学

Inventor： 田聪 ,  曾诚 ,  于斌 ,  段振华 ,  曲南江 ,  李煜 ,  王小兵 ,  张南 ,  陆旭

IPC: G06F30/343 ,  G06F115/02

Abstract: 本发明公开了一种时序驱动的力导向布局方法，首先对待处理电路进行处理后生成电路网表；接着对电路网表中的逻辑单元进行随机布局，得到待优化布局结果；其次计算待优化布局结果中每个逻辑单元所受的合力，并基于该合力计算待优化布局结果中逻辑单元的新布局位置，得到又一个待优化布局结果；然后对又一个所述待优化布局结果进行合法化处理，得到合法化结果，该合法化结果作为新的待优化布局结果；当又一个所述待优化布局结果中电路的总线长与合法化结果中电路的总线长收敛至特定标准，获取目标布局结果。本发明引入的力引导部分，可以使逻辑单元向优化线长和时延成本的方向移动，有效缩短布局时间，且得到较高质量的布局结果。