公开(公告)号：CN117131826A

公开(公告)日：2023-11-28

申请号：CN202210542658.X

申请日：2022-05-18

Applicant: 西安电子科技大学

Inventor： 田聪 ,  曾诚 ,  于斌 ,  段振华 ,  曲南江 ,  李煜 ,  王小兵 ,  张南 ,  陆旭

IPC: G06F30/343 ,  G06F115/02

Abstract: 本发明公开了一种时序驱动的力导向布局方法，首先对待处理电路进行处理后生成电路网表；接着对电路网表中的逻辑单元进行随机布局，得到待优化布局结果；其次计算待优化布局结果中每个逻辑单元所受的合力，并基于该合力计算待优化布局结果中逻辑单元的新布局位置，得到又一个待优化布局结果；然后对又一个所述待优化布局结果进行合法化处理，得到合法化结果，该合法化结果作为新的待优化布局结果；当又一个所述待优化布局结果中电路的总线长与合法化结果中电路的总线长收敛至特定标准，获取目标布局结果。本发明引入的力引导部分，可以使逻辑单元向优化线长和时延成本的方向移动，有效缩短布局时间，且得到较高质量的布局结果。

公开(公告)号：CN117113889A

公开(公告)日：2023-11-24

申请号：CN202210529119.2

申请日：2022-05-16

Applicant: 西安电子科技大学

Inventor： 田聪 ,  李煜 ,  于斌 ,  段振华 ,  曲南江 ,  曾诚 ,  王小兵 ,  张南 ,  陆旭

IPC: G06F30/31 ,  G06F30/343 ,  G06F115/02

Abstract: 本发明涉及一种FPGA设计开发方法，包括以下步骤：在集成开发环境中，打开或创建工程，工程用于管理FPGA设计开发过程中涉及到的文件；根据开启工程指令打开或创建工程；在工程中添加资源文件，以调用集成开发环境对资源文件进行管理和编译转换；资源文件包括：设计文件和约束文件，或者，资源文件包括：设计文件、约束文件和仿真文件；调用集成开发环境的执行功能对工程中对应的资源文件进行编译和转换，并根据转换结果得到可载入FPGA芯片的比特流，执行功能包括：综合功能、实现功能和比特流生成功能，或者，还可以包括仿真功能。本发明为FPGA设计开发提供全流程调用以及简单友好的交互界面，可以提高FPGA设计开发的效率。

公开(公告)号：CN117094262A

公开(公告)日：2023-11-21

申请号：CN202210515980.3

申请日：2022-05-12

Applicant: 西安电子科技大学

Inventor： 田聪 ,  张学士 ,  于斌 ,  段振华 ,  曲南江 ,  刘廷 ,  王小兵 ,  张南 ,  陆旭

IPC: G06F30/347 ,  G06F115/02

Abstract: 本发明涉及一种FPGA芯片模型的解析绘图方法及装置，方法包括，获取芯片及电路设计信息；根据芯片及电路设计信息，解析得到FPGA的芯片结构数据，并根据芯片结构数据进行绘图，得到FPGA的结构图；根据芯片及电路设计信息，逆向解析得到FPGA的网络数据和电路布局数据，并根据网络数据和电路布局数据，在结构图上进行绘图，得到FPGA的布局图和电路布局的互连关系图；根据芯片及电路设计信息，逆向解析得到FPGA的电路布线数据，并根据电路布线数据，在布局图上进行绘图，得到FPGA的布线图。本发明的解析绘图方法，利用不同阶段的资源解析完成数据解析工作，通过绘图算法完成芯片结构、电路布局和电路布线阶段的可视化工作，满足学术界对商业FPGA架构设计和EDA算法研究。

公开(公告)号：CN117094263A

公开(公告)日：2023-11-21

申请号：CN202210520515.9

申请日：2022-05-13

Applicant: 西安电子科技大学

Inventor： 田聪 ,  刘廷 ,  于斌 ,  段振华 ,  曲南江 ,  张学士 ,  王小兵 ,  张南 ,  陆旭

IPC: G06F30/347

Abstract: 本发明涉及一种基于商用Xilinx Virtex‑7FPGA芯片资源模型的解析绘制方法，包括：通过解析.xml格式的Virtex‑7FPGA架构体系文件，获取Virtex‑7FPGA芯片属性信息存储至第一结构体中；通过解析.net格式的网表电路文件，获取网表电路文件的资源信息存储在集群网表类中；通过解析.place格式的电路布局文件，获取电路布局文件的资源信息存储至第二结构体中；根据第一结构体、集群网表类、第二结构体绘制Virtex‑7FPGA芯片架构、电路的可布局块分布以及网络连接；通过解析.route格式的电路布线文件，获取电路布线文件的资源信息，并存储轨迹向量中；根据集群网表类、电路布线文件的资源信息和预设布线资源图，绘制电路的布线连接和关键布线路径时延。本发明整体运行效率较为高效且消耗资源较低。

公开(公告)号：CN113626813A

公开(公告)日：2021-11-09

申请号：CN202110876832.X

申请日：2021-07-31

Applicant: 西安电子科技大学

Inventor： 于斌 ,  陆旭 ,  田聪 ,  段振华 ,  张南 ,  曲南江

IPC: G06F21/56 ,  G06F11/36

Abstract: 本发明属于程序运行验证技术领域，公开了一种基于运行时验证的边缘服务器DoS攻击检测方法，所述基于运行时验证的边缘服务器DoS攻击检测方法包括：采用PPTL公式形式化描述边缘服务器预期行为；采用PPTL公式形式化描述边缘服务器DoS攻击特征；针对PPTL公式中涉及的程序变量与程序函数，对边缘服务器运行程序进行插桩；针对边缘服务器程序的动态执行轨迹，采用并行运行时验证框架检测程序运行状态，根据检测结果判断边缘服务器是否正在被DoS攻击。本发明提供的基于并行运行时验证框架能够充分利用边缘服务器的空闲计算与存储资源，提高验证效率，及时发现攻击，还能够使得程序执行的每一个状态均能够得到可靠的验证，有效保障了边缘服务器安全性。