公开(公告)号：CN116057514A

公开(公告)日：2023-05-02

申请号：CN202180062434.2

申请日：2021-09-10

Applicant: 苹果公司

Inventor： J·瓦什 ,  G·加格 ,  B·P·利利 ,  R·B·古纳 ,  S·R·赫特塞尔 ,  L·勒维-鲁斌 ,  P·H·哈玛伦德 ,  H·考西卡

IPC: G06F12/0817

Abstract: 描述了一种用于系统的可扩展高速缓存一致性协议，该系统包括耦接到一个或多个存储器控制器的多个一致代理。该存储器控制器可实现来自该存储器控制器耦接到的存储器的高速缓存块的精确目录。对高速缓存块的多个请求可为未解决的，并且请求的窥探和完成可包括接收代理处的预期高速缓存状态，如当处理该请求时该存储器控制器中的目录所指示，以允许该接收代理检测竞争条件。在一个实施方案中，这些高速缓存状态可包括一级共享状态和二级共享状态。该一级共享状态可适用于负责将该高速缓存块的副本发射到请求代理的一致代理。在一个实施方案中，可支持至少两种类型的窥探：窥探转发和窥探退回。

公开(公告)号：CN115221108A

公开(公告)日：2022-10-21

申请号：CN202210396463.9

申请日：2022-04-15

Applicant: 苹果公司

Inventor： S·科洛尔 ,  S·V·托塔 ,  T·泽梅尔 ,  S·拉哈夫 ,  J·M·莱德肖 ,  P·H·哈马兰德 ,  E·塔迈里 ,  J·瓦什 ,  G·加尔格

IPC: G06F15/78

Abstract: 本公开涉及多个独立的芯片上互连件。在实施方案中，芯片上系统(SOC)包括其上形成有电路的半导体管芯，其中该电路包括多个代理和耦合到该多个代理的多个网络交换机。该多个网络交换机互连以形成多个物理和逻辑独立的网络。根据第一拓扑来构造该多个物理和逻辑独立的网络中的第一网络，并根据与该第一拓扑不同的第二拓扑来构造该多个物理和逻辑独立的网络中的第二网络。例如，该第一拓扑可以是环形拓扑，而该第二拓扑可以是网状拓扑。在实施方案中，可在该第一网络上执行相干性，并且该第二网络可以是松弛次序网络。

公开(公告)号：CN117836750A

公开(公告)日：2024-04-05

申请号：CN202280056735.9

申请日：2022-08-23

Applicant: 苹果公司

Inventor： P·H·哈玛伦德 ,  L·齐梅特 ,  S·科洛 ,  S·拉哈夫 ,  J·瓦什 ,  G·加格 ,  T·库兹 ,  J·E·戈尼安 ,  C·E·图克 ,  L·勒维-鲁斌 ,  D·达维多夫 ,  S·菲施维克 ,  N·莱森 ,  M·皮利普 ,  G·R·威廉姆斯三世 ,  H·考西卡 ,  S·R·斯里达兰 ,  E·塔玛里 ,  S·V·托塔 ,  J·M·雷德肖 ,  S·R·赫特塞尔 ,  S·M·福卡米 ,  R·B·古纳

IPC: G06F3/06 ,  G06F15/78 ,  G06F13/10

Abstract: 本发明提供了一种包括多个处理器内核、多个图形处理单元、多个外围电路和多个存储器控制器的系统，该系统被配置为使用统一存储器架构来支持系统的扩展。包括在该系统中的互连结构包括具有异构互连拓扑的至少两个网络。该至少两个网络包括将处理器内核和多个存储器控制器互连的一致网络。

公开(公告)号：CN118647980A

公开(公告)日：2024-09-13

申请号：CN202380020119.2

申请日：2023-01-12

Applicant: 苹果公司

Inventor： F·内马蒂 ,  S·R·哈特塞尔 ,  G·S·马修 ,  Y·C·陈 ,  K·C·黄 ,  K·班赛尔 ,  D·R·库马尔 ,  B·J·塞米里亚 ,  J·瓦什 ,  E·K·纳吉亚

IPC: G06F11/10 ,  G06F13/16 ,  G06F9/30

Abstract: 公开了与例如在具有有限可靠性特征的存储器电路的上下文中提高存储器可靠性相关的技术。在一些实施方案中，存储器控制器电路系统被配置为经由接口与支持链路错误检测的存储器电路系统进行通信。该存储器控制器电路系统可以基于损坏指示符来发射针对第一数据块的数据和奇偶校验组合，该数据和奇偶校验组合使得该存储器电路系统检测到不可校正写入接口错误。位置的后续读取可以因此引起不可校正错误指示。在一些实施方案中，这可以有利地允许该存储器控制器电路系统在该存储器电路中将损坏指示符作为不可校正错误传播，而不需要由该存储器电路或存储器控制器另外跟踪该指示符。

公开(公告)号：CN117099088A

公开(公告)日：2023-11-21

申请号：CN202280025986.0

申请日：2022-04-04

Applicant: 苹果公司

Inventor： G·加尔格 ,  S·拉哈夫 ,  L·勒维-鲁宾 ,  G·威廉姆斯三世 ,  S·纳萨尔 ,  P·H·哈马兰德 ,  H·考施卡 ,  S·R·斯里达兰 ,  J·高宁恩 ,  J·瓦什

IPC: G06F12/0831

Abstract: 公开了涉及计算机系统的I/O代理电路的技术。该I/O代理电路可从外围部件接收执行被定向到多个高速缓存行中的一个或多个高速缓存行的一组读取事务的一组事务请求。该I/O代理电路可向被配置为管理对该多个高速缓存行中的第一高速缓存行的访问的第一存储器控制器电路发出对该第一高速缓存行的排他性读取所有权的请求，使得该第一高速缓存行的数据不以有效状态高速缓存在该存储器和该I/O代理电路之外。该I/O代理电路可接收该第一高速缓存行的排他性读取所有权，包括接收该第一高速缓存行的该数据。该I/O代理电路可接着执行关于该数据的该组读取事务。

公开(公告)号：CN116057515A

公开(公告)日：2023-05-02

申请号：CN202180062393.7

申请日：2021-09-10

Applicant: 苹果公司

Inventor： J·格涅恩 ,  J·H·凯尔姆 ,  J·瓦什 ,  P·卡娜帕帝皮莱 ,  M·阿加瓦尔 ,  G·N·列文斯基 ,  R·F·鲁索 ,  C·M·蔡

IPC: G06F12/0831

Abstract: 公开了与数据同步屏障操作相关的技术。一种系统包括第一处理器，该第一处理器可从包括在该系统中的第二处理器接收数据屏障操作请求。基于从该第二处理器接收到该数据屏障操作请求，该第一处理器可确保由该第一处理器执行的指向排除区域之外的地址的未解决的加载/存储操作已经完成。该第一处理器可向该第二处理器回应该数据屏障操作请求在该第一处理器处完成，即使在指向该排除区域内的地址的一个或多个加载/存储操作是未解决的且在该第一处理器回应该数据屏障操作请求完成时未完成的情况下。