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公开(公告)号：CN103324585B
公开(公告)日：2016-08-10
申请号：CN201310088699.7
申请日：2013-03-20
Applicant: 苹果公司
IPC: G06F12/0862 , G06F12/0811
CPC classification number: G06F12/0862 , G06F8/4442 , G06F9/30047 , G06F12/0897 , G06F2212/1016 , G06F2212/6024 , G06F2212/6026 , G06F2212/6028
Abstract: 本发明涉及分级缓存的处理器中的协作预取处理。涉及用于协调多个缓存等级的预取单元的处理器和方法。在这里使用单个的统一训练装置来训练处理器核心产生的流。预取请求从核心发送到低等级缓存，并且与每一个预取请求一起发送的还有一个数据包。所述数据包标识预取请求的流ID，并且包含特定流ID的相关训练信息。低等级缓存则基于接收到的训练信息来产生预取请求。
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公开(公告)号：CN107003709B
公开(公告)日：2019-08-20
申请号：CN201580062019.1
申请日：2015-10-09
Applicant: 苹果公司
IPC: G06F1/32
Abstract: 在一个实施方案中，集成电路可包括一个或多个处理器。每个处理器可包括多个处理器内核，并且每个内核具有不同的设计/实施和性能水平。例如，一个内核可针对高性能而被实现，并且另一个内核可以较低最大性能来实现，但可针对效率最优化。另外，在一些实施方案中，由处理器所实现的指令集架构的一些特征可在构成处理器的内核中的唯一一个内核中实现。如果在不同的内核活动时此类特征由代码序列调用，则处理器可使内核交换至实现该特征的内核。另选地，可获取异常并执行异常处理程序，以识别特征并激活对应的内核。
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公开(公告)号：CN107003709A
公开(公告)日：2017-08-01
申请号：CN201580062019.1
申请日：2015-10-09
Applicant: 苹果公司
IPC: G06F1/32
Abstract: 在一个实施方案中，集成电路可包括一个或多个处理器。每个处理器可包括多个处理器内核，并且每个内核具有不同的设计/实施和性能水平。例如，一个内核可针对高性能而被实现，并且另一个内核可以较低最大性能来实现，但可针对效率最优化。另外，在一些实施方案中，由处理器所实现的指令集架构的一些特征可在构成处理器的内核中的唯一一个内核中实现。如果在不同的内核活动时此类特征由代码序列调用，则处理器可使内核交换至实现该特征的内核。另选地，可获取异常并执行异常处理程序，以识别特征并激活对应的内核。
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公开(公告)号：CN103324585A
公开(公告)日：2013-09-25
申请号：CN201310088699.7
申请日：2013-03-20
Applicant: 苹果公司
IPC: G06F12/08
CPC classification number: G06F12/0862 , G06F8/4442 , G06F9/30047 , G06F12/0897 , G06F2212/1016 , G06F2212/6024 , G06F2212/6026 , G06F2212/6028
Abstract: 本发明涉及分级缓存的处理器中的协作预取处理。涉及用于协调多个缓存等级的预取单元的处理器和方法。在这里使用单个的统一训练装置来训练处理器核心产生的流。预取请求从核心发送到低等级缓存，并且与每一个预取请求一起发送的还有一个数据包。所述数据包标识预取请求的流ID，并且包含特定流ID的相关训练信息。低等级缓存则基于接收到的训练信息来产生预取请求。
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