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公开(公告)号：CN107003710B
公开(公告)日：2020-01-07
申请号：CN201580062255.3
申请日：2015-10-09
Applicant: 苹果公司
Inventor： D·J·威廉姆森 , G·R·威廉姆斯三世
IPC: G06F1/3206 , G06F1/3234 , G06F1/3296
Abstract: 本发明的实施方案公开了可包括一个或多个处理器的集成电路。每个处理器可包括多个处理器核心，并且每个核心具有不同的设计/实施和性能水平。例如，一个核心可被实施用于高性能，但可具有较高的最小电压。另一核心可以较低的最大性能实施，但可针对效率进行优化并且可在较低的最小电压正确地操作。处理器可支持多个处理器状态(PState)。每个PState可指定操作点，并且可映射到处理器核心中的一个处理器核心。在操作期间，核心中的一个核心是活动的：当前PState映射到的核心。如果新的PState被选择并被映射到另一核心，则处理器可自动地将处理器状态上下文切换到新选择的核心，并且可在该核心上开始执行。
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公开(公告)号：CN107003709B
公开(公告)日：2019-08-20
申请号：CN201580062019.1
申请日：2015-10-09
Applicant: 苹果公司
IPC: G06F1/32
Abstract: 在一个实施方案中，集成电路可包括一个或多个处理器。每个处理器可包括多个处理器内核，并且每个内核具有不同的设计/实施和性能水平。例如，一个内核可针对高性能而被实现，并且另一个内核可以较低最大性能来实现，但可针对效率最优化。另外，在一些实施方案中，由处理器所实现的指令集架构的一些特征可在构成处理器的内核中的唯一一个内核中实现。如果在不同的内核活动时此类特征由代码序列调用，则处理器可使内核交换至实现该特征的内核。另选地，可获取异常并执行异常处理程序，以识别特征并激活对应的内核。
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公开(公告)号：CN107003710A
公开(公告)日：2017-08-01
申请号：CN201580062255.3
申请日：2015-10-09
Applicant: 苹果公司
Inventor： D·J·威廉姆森 , G·R·威廉姆斯三世
IPC: G06F1/32
Abstract: 本发明的实施方案公开了可包括一个或多个处理器的集成电路。每个处理器可包括多个处理器核心，并且每个核心具有不同的设计/实施和性能水平。例如，一个核心可被实施用于高性能，但可具有较高的最小电压。另一核心可以较低的最大性能实施，但可针对效率进行优化并且可在较低的最小电压正确地操作。处理器可支持多个处理器状态(PState)。每个PState可指定操作点，并且可映射到处理器核心中的一个处理器核心。在操作期间，核心中的一个核心是活动的：当前PState映射到的核心。如果新的PState被选择并被映射到另一核心，则处理器可自动地将处理器状态上下文切换到新选择的核心，并且可在该核心上开始执行。
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公开(公告)号：CN107003709A
公开(公告)日：2017-08-01
申请号：CN201580062019.1
申请日：2015-10-09
Applicant: 苹果公司
IPC: G06F1/32
Abstract: 在一个实施方案中，集成电路可包括一个或多个处理器。每个处理器可包括多个处理器内核，并且每个内核具有不同的设计/实施和性能水平。例如，一个内核可针对高性能而被实现，并且另一个内核可以较低最大性能来实现，但可针对效率最优化。另外，在一些实施方案中，由处理器所实现的指令集架构的一些特征可在构成处理器的内核中的唯一一个内核中实现。如果在不同的内核活动时此类特征由代码序列调用，则处理器可使内核交换至实现该特征的内核。另选地，可获取异常并执行异常处理程序，以识别特征并激活对应的内核。
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