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公开(公告)号：CN117667213A
公开(公告)日：2024-03-08
申请号：CN202311340987.7
申请日：2019-03-13
Applicant: 英特尔公司
IPC: G06F9/38 , G06F12/0842 , G06F12/084 , G06F12/0811 , G06F12/0862 , G06F12/0875
Abstract: 一种用于自适应空间加速预取的装置和方法。例如，装置的一个实施例包括：执行电路，用于执行指令并处理数据；第2级(L2)高速缓存，用于存储数据的至少部分；以及预取器，用于在预期执行单元需要数据来执行指令中的一条或多条指令的情况下将数据从存储器子系统预取到L2高速缓存，该预取器包括缓冲器，该缓冲器用于存储一个或多个被预取的存储器页或该一个或多个被预取的存储器页的多个部分以及指示对一个或多个被预取的存储器页的访问的检测到的型式的签名数据；其中，该预取器用于基于签名数据来预取一个或多个高缓存行。
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公开(公告)号：CN1894664A
公开(公告)日：2007-01-10
申请号：CN200480037016.4
申请日：2004-12-08
Applicant: 英特尔公司
Inventor： M·塞拉诺 , S·萨布拉蒙尼 , R·赫德森 , A·-R·爱德尔-塔巴泰拜
CPC classification number: G06F12/0253
Abstract: 本文公开了基于无用单元收集器的分析和编译器的分析来插入预取指令的方法和装置。在一种示例方法中，从处理器系统中的性能监视单元接收与高速缓存未命中相关联的一批或多批样本。基于过失信息从这一批或多批样本中选择一个或多个样本。生成与这一个或多个样本相关联的性能影响指标。基于该性能指标，启动无用单元收集器分析和编译器分析中的至少一个来标识一条或多条过失路径。基于无用单元收集器分析和编译器分析中的至少一个，标识要插入预取指令的一个或多个预取点。
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公开(公告)号：CN108257078B
公开(公告)日：2023-12-05
申请号：CN201711293325.3
申请日：2017-12-08
Applicant: 英特尔公司
Abstract: 本申请公开了存储器知晓重排序源。本文描述了用于对存储器访问请求流重排序以建立局部性的处理器、装置和方法。一种方法的一个实施例包括：将多个执行单元生成的存储器访问请求存储在请求队列中，存储器访问请求包括用于访问存储器中的第一存储器页的第一请求和用于访问存储器中的第二存储器页的第二请求；维持唯一存储器页的列表，每个唯一存储器页与存储在请求队列中的一个或多个存储器访问请求相关联并且会被一个或多个存储器访问请求访问；从唯一存储器页的列表选择当前存储器页；以及在请求队列中的任何其他存储器访问请求被分派之前，将来自请求队列的与当前存储器页相关联的所有存储器访问请求分派到存储器。
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公开(公告)号：CN114661434A
公开(公告)日：2022-06-24
申请号：CN202111388869.4
申请日：2021-11-22
Applicant: 英特尔公司
Abstract: 本申请公开了用于难以预测的分支的替代路径解码。一种集成电路的实施例可以包括：核；前端单元，耦合至核，用于对一条或多条指令解码，其中，前端单元包括：第一解码路径；第二解码路径；以及电路，用于：预测一条或多条指令中的条件分支指令的被采用分支；在第一解码路径上对被采用分支的所预测的路径解码；确定条件分支指令是否对应于难以预测的条件分支指令以及第二解码路径是否可用；以及如果确定如此，则在第二解码路径上对难以预测的条件分支指令的不被采用分支的替代路径解码。公开并要求保护其他实施例。
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公开(公告)号：CN108257078A
公开(公告)日：2018-07-06
申请号：CN201711293325.3
申请日：2017-12-08
Applicant: 英特尔公司
CPC classification number: G06F12/0897 , G06F9/3824 , G06F12/0811 , G06F2212/1041 , G06F2212/1056 , G06F2212/302 , G06T1/60 , G06T1/20
Abstract: 本申请公开了存储器知晓重排序源。本文描述了用于对存储器访问请求流重排序以建立局部性的处理器、装置和方法。一种方法的一个实施例包括：将多个执行单元生成的存储器访问请求存储在请求队列中，存储器访问请求包括用于访问存储器中的第一存储器页的第一请求和用于访问存储器中的第二存储器页的第二请求；维持唯一存储器页的列表，每个唯一存储器页与存储在请求队列中的一个或多个存储器访问请求相关联并且会被一个或多个存储器访问请求访问；从唯一存储器页的列表选择当前存储器页；以及在请求队列中的任何其他存储器访问请求被分派之前，将来自请求队列的与当前存储器页相关联的所有存储器访问请求分派到存储器。
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Patent Agency Ranking
公开(公告)号：CN1890637B
公开(公告)日：2010-06-09
申请号：CN200480036850.1
申请日：2004-12-03
Applicant: 英特尔公司
Inventor： S·萨布拉蒙尼 , M·塞拉诺 , R·赫德森 , A·-R·爱德尔-塔巴泰拜
CPC classification number: G06F12/0253 , G06F12/0862 , G06F2212/6026
Abstract: 揭示了动态插入预取指令的方法与装置。在一示例方法中，从处理器系统中的性能监控单元标识一个或多个与高速缓存缺失相关联的样本。基于与这一个或多个样本相关联的样本信息，产生延误信息。为动态插入一个或多个预取指令，基于该延误信息标识预取点。
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公开(公告)号：CN116340204A
公开(公告)日：2023-06-27
申请号：CN202211664474.7
申请日：2022-12-23
Applicant: 英特尔公司
IPC: G06F12/0862 , G06F12/0811 , G06F12/10
Abstract: 本公开涉及区域感知增量预取器。一种装置包括存储器电路系统的预取电路系统，该存储器电路系统包括第一数据结构，该预取电路系统耦合到存储器电路系统。预取电路系统用于在第一数据结构中存储与分配给程序的存储器区域的第一子区域相对应的第一子区域条目。第一子区域条目包括多个增量值。多个增量值中的第一增量值表示与存储器区域的第二子区域内的连续存储器访问相关联的两个缓存行之间的第一距离。预取电路系统进一步用于：检测第一子区域中第一缓存行的第一存储器访问；基于第一缓存行和多个增量值来标识预取候选；以及基于要被预取到缓存中的预取候选中的至少两个预取候选来发出至少一个预取请求。
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公开(公告)号：CN114661625A
公开(公告)日：2022-06-24
申请号：CN202111397430.8
申请日：2021-11-23
Applicant: 英特尔公司
IPC: G06F12/0806 , G06F15/78
Abstract: 本申请公开了处理器核高速缓存内的推测性解压缩。描述了涉及处理器核高速缓存内的推测性解压缩的方法和装置。在实施例中，解码电路系统将解压缩指令解码为第一微操作和第二微操作。第一微操作引起一个或多个加载操作，以将数据取出到处理器核的高速缓存的多个高速缓存行中。解压缩引擎(DE)电路系统响应于第二微操作而对来自处理器核的高速缓存的多个高速缓存行的所取出的数据进行解压缩。解压缩指令使得DE电路系统执行对多个高速缓存行的乱序解压缩。还公开并要求保护其他实施例。
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公开(公告)号：CN112540790A
公开(公告)日：2021-03-23
申请号：CN202010580932.3
申请日：2020-06-23
Applicant: 英特尔公司
IPC: G06F9/30 , G06F12/0862 , G06F12/0875 , G06F12/1027
Abstract: 本申请公开了用于双空间模式预取器的装置、方法和系统。描述了关于双空间模式预取器的系统、方法和装置。在一个实施例中，预取电路用于通过以下操作将高速缓存行从存储器预取至高速缓存中：跟踪针对单个访问签名的对高速缓存的页和高速缓存行访问；针对多个页中的每个页的高速缓存行访问生成空间位模式，该空间位模式被移位到针对每个页的第一高速缓存行访问；对于具有相同空间位模式的多个空间位模式中的每个空间位模式，针对单个访问签名生成单一空间位模式，以形成多个单一空间位模式；对多个单一空间位模式执行逻辑或操作，以针对单个访问签名创建第一经调制的位模式；对多个单一空间位模式执行逻辑与操作，以针对单个访问签名创建第二经调制的位模式；接收针对单个访问签名的预取请求；以及针对预取请求，在阈值未被超过时使用第一经调制的位模式并且在阈值被超过时使用第二经调制的位模式来执行预取操作。
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公开(公告)号：CN108334458B
公开(公告)日：2023-09-12
申请号：CN201810049930.4
申请日：2018-01-18
Applicant: 英特尔公司
IPC: G06F12/0811 , G06F12/0842 , G06F12/0862 , G06F12/123
Abstract: 本申请公开了存储器高效的末级高速缓存架构。描述了存储器高效的末级高速缓存(LLC)架构。实现LLC架构的处理器可以包括处理器核、可操作地耦合至处理器核的末级高速缓存(LLC)、以及可操作地耦合至LLC的高速缓存控制器。高速缓存控制器用于监视对处理器核和与LLC相关联的动态随机存取存储器(DRAM)设备之间的信道的带宽要求。高速缓存控制器进一步用于：当带宽要求超过第一阈值时，执行从DRAM设备的第一定义数量的连续读取；以及当带宽要求未超过第一阈值时，对来自LLC的经修改的行执行到DRAM设备的第一定义数量的连续写入。
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