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公开(公告)号：CN116150564A
公开(公告)日：2023-05-23
申请号：CN202310280501.9
申请日：2017-07-01
Applicant: 英特尔公司
Inventor： R·凡伦天 , Z·斯波伯 , M·J·查尼 , B·L·托尔 , R·拉波波特 , S·什沃茨曼 , D·鲍姆 , I·亚诺弗 , E·乌尔德-阿迈德-瓦尔 , M·阿德尔曼 , J·考博尔 , Y·戈比尔 , S·卢巴诺维奇
Abstract: 本申请公开了用于片矩阵乘法和累加的系统、方法和装置。具体而言，讨论了矩阵(片)乘法累加和负版本矩阵(片)乘法累加。例如，在一些实施例中，详述了：解码电路，用于对指令解码，该指令具有用于操作码、第一源矩阵操作数的标识符、第二源矩阵操作数的标识符、以及源/目的地矩阵操作数的标识符的字段；以及执行电路，用于执行经解码的指令以：将所标识的第一源矩阵操作数乘以所标识的第二源矩阵操作数；将乘法的结果加到所标识的源/目的地矩阵操作数；以及将加法的结果存储在所标识的源/目的地矩阵操作数中并将所标识的源/目的地矩阵操作数的未配置列归零。
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公开(公告)号：CN105320612B
公开(公告)日：2019-04-30
申请号：CN201510278960.9
申请日：2015-05-27
Applicant: 英特尔公司
IPC: G06F12/1009 , G06F12/14 , G06F9/455
Abstract: 用于验证虚拟地址转换的系统和方法。示例处理系统包括：执行与第一特权级别相关联的第一应用以及与第二特权级别相关联的第二应用的处理核，其中与所述第一特权级别相关联的第一组特权包括与所述第二特权级别相关联的第二组特权；以及，地址验证组件，所述地址验证组件，考虑到由所述第一应用维护的地址转换数据结构，验证在所述第二应用的第一地址空间中定义的第一地址到所述第二应用的第二地址空间中的定义的第二地址的映射。
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公开(公告)号：CN112306910A
公开(公告)日：2021-02-02
申请号：CN202010402619.0
申请日：2020-05-13
Applicant: 英特尔公司
IPC: G06F12/1027
Abstract: 本申请公开了用于拆分式数据转换后备缓冲器的硬件。系统、方法和装置涉及用于拆分式数据转换后备缓冲器的硬件。在一个实施例中，处理器包括：解码电路，用于将指令解码为经解码的指令；执行电路，用于执行经解码的指令；以及存储器电路，包括加载数据转换后备缓冲器电路以及与加载数据转换后备缓冲器电路分开且区别于加载数据转换后备缓冲器电路的存储数据转换后备缓冲器电路，其中，存储器电路在指令的存储器访问请求是加载数据请求时将该存储器访问请求发送至加载数据转换后备缓冲器电路并且在存储器访问请求是存储数据请求时将其发送至存储数据转换后备缓冲器电路，以确定针对该存储器访问请求的虚拟地址的物理地址。
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公开(公告)号：CN105279016A
公开(公告)日：2016-01-27
申请号：CN201510350735.1
申请日：2015-06-23
Applicant: 英特尔公司
Abstract: 本申请公开了线程暂停处理器、方法、系统及指令。一个方面的处理器包括解码单元，用于对来自第一线程的线程暂停指令进行解码。该处理器的后端部与该解码单元耦合。该处理器的后端部用于：响应于该线程暂停指令，暂停对用于执行的第一线程的后续指令的处理。这些后续的指令按程序顺序在该线程暂停指令之后发生。该后端部还用于：响应于该线程暂停指令，保持处理器的后端部的至少多数排空该第一线程中除线程暂停指令之外的指令长达预定的时间段。上述多数可包括多个执行单元和指令队列单元。
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公开(公告)号：CN103348333A
公开(公告)日：2013-10-09
申请号：CN201180066503.3
申请日：2011-12-23
Applicant: 英特尔公司
CPC classification number: G06F12/0811 , G06F12/08 , G06F12/0844 , G06F12/0897 , G06F13/14 , G06F13/38
Abstract: 根据本文所公开的实施例，提供用于在分级高速缓存设计中的高速缓存之间实现高效通信的方法、系统、机制、技术和装置。例如，在一个实施例中，这种装置可以包括具有数据总线的集成电路；与数据总线可通信地接口的较低级高速缓存；与数据总线可通信地接口的较高级高速缓存；一个或多个数据缓冲器以及一个或多个非数据缓冲器。在这种实施例中，数据缓冲器与数据总线可通信地接口，并且一个或多个数据缓冲器中的每一个具有缓冲整个高速缓存线的缓冲存储器、指示相应数据缓冲器状态的一个或多个控制位以及与该整个高速缓存线相关联的地址。在这种实施例中，无数据缓冲器不能存储整个高速缓存线以及具有指示相应无数据缓冲器状态的一个或多个控制位和用于与相应无数据缓冲器相关联的高速缓存间转移线的地址。在这种实施例中，高速缓存间转移逻辑用于经由数据总线从较高级高速缓存请求高速缓存间转移线，并用于进一步将高速缓存间转移线从数据总线写入较低级高速缓存中。
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Patent Agency Ranking
公开(公告)号：CN119861972A
公开(公告)日：2025-04-22
申请号：CN202411937513.5
申请日：2017-07-01
Applicant: 英特尔公司
Inventor： R·凡伦天 , Z·斯波伯 , M·J·查尼 , B·L·托尔 , R·拉波波特 , S·什沃茨曼 , D·鲍姆 , I·亚诺弗 , E·乌尔德-阿迈德-瓦尔 , M·阿德尔曼 , J·考博尔 , Y·戈比尔 , S·卢巴诺维奇
Abstract: 本申请公开了用于片矩阵乘法和累加的系统、方法和装置。具体而言，讨论了矩阵(片)乘法累加和负版本矩阵(片)乘法累加。例如，在一些实施例中，详述了：解码电路，用于对指令解码，该指令具有用于操作码、第一源矩阵操作数的标识符、第二源矩阵操作数的标识符、以及源/目的地矩阵操作数的标识符的字段；以及执行电路，用于执行经解码的指令以：将所标识的第一源矩阵操作数乘以所标识的第二源矩阵操作数；将乘法的结果加到所标识的源/目的地矩阵操作数；以及将加法的结果存储在所标识的源/目的地矩阵操作数中并将所标识的源/目的地矩阵操作数的未配置列归零。
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公开(公告)号：CN103348333B
公开(公告)日：2017-03-29
申请号：CN201180066503.3
申请日：2011-12-23
Applicant: 英特尔公司
IPC: G06F12/0844 , G06F12/0897
CPC classification number: G06F12/0811 , G06F12/08 , G06F12/0844 , G06F12/0897 , G06F13/14 , G06F13/38
Abstract: 根据本文所公开的实施例，提供用于在分级高速缓存设计中的高速缓存之间实现高效通信的方法、系统、机制、技术和装置。例如，在一个实施例中，这种装置可以包括具有数据总线的集成电路；与数据总线可通信地接口的较低级高速缓存；与数据总线可通信地接口的较高级高速缓存；一个或多个数据缓冲器以及一个或多个非数据缓冲器。在这种实施例中，数据缓冲器与数据总线可通信地接口，并且一个或多个数据缓冲器中的每一个具有缓冲整个高速缓存线的缓冲存储器、指示相应数据缓冲器状态的一个或多个控制位以及与该整个高速缓存线相关联的地址。在这种实施例中，无数据缓冲器不能存储整个高速缓存线以及具有指示相应无数据缓冲器状态的一个或多个控制位和用于与相应无数据缓冲器相关联的高速缓存间转移线的地址。在这种实施例中，高速缓存间转移逻辑用于经由数据总线从
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公开(公告)号：CN105320612A
公开(公告)日：2016-02-10
申请号：CN201510278960.9
申请日：2015-05-27
Applicant: 英特尔公司
CPC classification number: G06F12/1009 , G06F9/45558 , G06F12/145 , G06F2009/45583 , G06F2009/45587 , G06F2212/651 , G06F2212/657 , Y02D10/13
Abstract: 用于验证虚拟地址转换的系统和方法。示例处理系统包括：执行与第一特权级别相关联的第一应用以及与第二特权级别相关联的第二应用的处理核，其中与所述第一特权级别相关联的第一组特权包括与所述第二特权级别相关联的第二组特权；以及，地址验证组件，所述地址验证组件，考虑到由所述第一应用维护的地址转换数据结构，验证在所述第二应用的第一地址空间中定义的第一地址到所述第二应用的第二地址空间中的定义的第二地址的映射。
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公开(公告)号：CN105279016B
公开(公告)日：2019-06-28
申请号：CN201510350735.1
申请日：2015-06-23
Applicant: 英特尔公司
Abstract: 本申请公开了线程暂停处理器、方法、系统及指令。一个方面的处理器包括解码单元，用于对来自第一线程的线程暂停指令进行解码。该处理器的后端部与该解码单元耦合。该处理器的后端部用于：响应于该线程暂停指令，暂停对用于执行的第一线程的后续指令的处理。这些后续的指令按程序顺序在该线程暂停指令之后发生。该后端部还用于：响应于该线程暂停指令，保持处理器的后端部的至少多数排空该第一线程中除线程暂停指令之外的指令长达预定的时间段。上述多数可包括多个执行单元和指令队列单元。
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公开(公告)号：CN104303142A
公开(公告)日：2015-01-21
申请号：CN201280072904.4
申请日：2012-06-02
Applicant: 英特尔公司
CPC classification number: G06F15/7839 , G06F9/30018 , G06F9/30036 , G06F9/30043 , G06F9/30145 , G06F9/345 , G06F9/3808 , G06F9/383
Abstract: 公开了使用索引阵列和有限状态机进行分散/聚集操作的方法和装置。装置的实施例可包括：解码逻辑，用于解码分散/聚集指令并生成微操作。索引阵列保持一组索引和相应的一组掩码元素。有限状态机促成分散操作。地址生成逻辑至少针对具有第一值的每个相应掩码元素从该组索引中的索引生成地址。在缓冲器中为所生成的该组地址中的每个地址分配存储。将对应于所生成的该组地址的数据元素复制到缓冲器。如果相应的掩码元素具有所述第一值，则访问该组中的地址以存储数据元素，并且响应于其相应存储的完成，掩码元素被改变为第二值。
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