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公开(公告)号：CN108734272A
公开(公告)日：2018-11-02
申请号：CN201810337318.7
申请日：2018-04-16
Applicant: 英特尔公司
Inventor： 马立伟 , E.奥尔德-艾哈迈德-瓦尔 , B.拉克什马南 , B.J.阿什鲍格 , J.金 , J.博特莱森 , M.B.麦克弗森 , K.尼利斯 , D.斯利瓦斯塔瓦 , J.雷 , P.T.唐 , M.S.斯特里克兰 , X.陈 , 姚安邦 , T.斯派斯曼 , A.科克 , A.R.阿普
CPC classification number: G06N3/04 , G06N3/0445 , G06N3/0454 , G06N3/063 , G06N3/082 , G06T1/20 , G06F9/3851 , G06F9/3887 , G06N3/084
Abstract: 本发明涉及卷积神经网络优化机构。公开了一种促进卷积神经网络（CNN）的优化的装置。所述装置包括优化逻辑，所述优化逻辑要接收具有指令列表的CNN模型，并且所述优化逻辑包括通过消除所述指令列表中包括权重值0的分支对所述指令列表进行优化的修剪逻辑。
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公开(公告)号：CN108694698A
公开(公告)日：2018-10-23
申请号：CN201810293253.0
申请日：2018-03-30
Applicant: 英特尔公司
Inventor： A.R.阿普 , A.科克 , J.雷 , K.辛哈 , K.C.韦尔纳普 , S.迈尤兰 , P.瑟蒂 , G-Y.吕 , D.普弗 , S.帕尔 , E.J.赫克斯特拉 , T.T.施吕斯勒 , L.L.赫德
IPC: G06T1/60
Abstract: 本发明涉及针对执行块的分层通用寄存器堆（GRF）。在示例中，一种装置包括多个执行单元，以及通信地耦合至所述多个执行单元的第一通用寄存器堆（GRF），其中第一GRF由所述多个执行单元共享。还公开并要求保护其他实施例。
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公开(公告)号：CN108694034A
公开(公告)日：2018-10-23
申请号：CN201810310912.7
申请日：2018-04-09
Applicant: 英特尔公司
CPC classification number: G09G5/395 , G06F3/1423 , G06F9/452 , G06F9/45533 , G06T1/20 , G06T1/60 , G06T9/004 , G06T15/005 , G09G3/003 , G09G5/36 , G09G5/363 , G09G2340/02 , G09G2352/00 , G09G2360/08 , G09G2360/121 , G09G2370/022 , H04N19/42 , G06F3/1454 , G06F9/45558
Abstract: 涉及虚拟化图形处理环境中的远程显示和内容保护的设备及方法。该设备包括显示引擎，渲染视频图像序列；编码器，压缩序列以产生压缩的序列；网络接口控制器，通过网络链路传送其到远程显示器；缓冲器指针寄存器，将读取和写入指针存储在帧缓冲器和压缩的流缓冲器中；中央处理单元，初始化读取和写入指针处理该图像；显示引擎访问第一写入指针写入帧缓冲器的指定位置，编码器基于第一读取指针值从其读取，编码器基于第二写入指针值写入压缩的流缓冲器，网络接口控制器基于第二读取指针值从其读取，显示引擎写入帧缓冲器时第一和第二写入和读取指针值被更新无来自CPU的干扰，编码器从帧缓冲器读取并写入压缩的流缓冲器，并且网络接口控制器从其读取。
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公开(公告)号：CN115185484A
公开(公告)日：2022-10-14
申请号：CN202210949334.8
申请日：2018-04-27
Applicant: 英特尔公司
Inventor： H.考尔 , M.A.安德斯 , S.K.马修 , 姚安邦 , J.雷 , P.T.唐 , M.S.斯特里克兰德 , X.陈 , T.斯派斯曼 , A.R.阿普 , A.科克 , K.辛哈 , B.温布 , N.C.G.冯博里斯 , E.努尔维塔迪 , R.巴里克 , T-H.林 , V.兰加纳坦 , S.雅哈吉达尔
IPC: G06F7/57
Abstract: 一个实施例提供了包括具有在整数数据路径和浮点数据路径之间共享的加法器和乘法器的计算单元的机器学习硬件加速器，到乘法器的输入操作数的高位要在浮点操作期间被门控。
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公开(公告)号：CN112947893A
公开(公告)日：2021-06-11
申请号：CN202110250102.9
申请日：2018-04-27
Applicant: 英特尔公司
Inventor： H.考尔 , M.A.安德斯 , S.K.马修 , 姚安邦 , J.雷 , P.T.唐 , M.S.斯特里克兰德 , X.陈 , T.斯派斯曼 , A.R.阿普 , A.科克 , K.辛哈 , B.温布 , N.C.G.冯博里斯 , E.努尔维塔迪 , R.巴里克 , T-H.林 , V.兰加纳坦 , S.雅哈吉达尔
IPC: G06F7/57
Abstract: 一个实施例提供了包括具有在整数数据路径和浮点数据路径之间共享的加法器和乘法器的计算单元的机器学习硬件加速器，到乘法器的输入操作数的高位要在浮点操作期间被门控。
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Patent Agency Ranking
公开(公告)号：CN111666066A
公开(公告)日：2020-09-15
申请号：CN202010498935.2
申请日：2018-04-27
Applicant: 英特尔公司
Inventor： H.考尔 , M.A.安德斯 , S.K.马修 , 姚安邦 , J.雷 , P.T.唐 , M.S.斯特里克兰德 , X.陈 , T.斯派斯曼 , A.R.阿普 , A.科克 , K.辛哈 , B.温布 , N.C.G.冯博里斯 , E.努尔维塔迪 , R.巴里克 , T-H.林 , V.兰加纳坦 , S.雅哈吉达尔
IPC: G06F7/57
Abstract: 一个实施例提供了包括具有在整数数据路径和浮点数据路径之间共享的加法器和乘法器的计算单元的机器学习硬件加速器，到乘法器的输入操作数的高位要在浮点操作期间被门控。
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公开(公告)号：CN110969684A
公开(公告)日：2020-04-07
申请号：CN201910795166.X
申请日：2019-08-27
Applicant: 英特尔公司
Abstract: 实施例一般地针对用于多速率像素着色的多期架构。装置的实施例包括一个或多个处理器核，所述一个或多个处理核包括图形流水线和用来存储用于图形处理的数据的存储器，所述数据包括像素数据。图形流水线包括用于处理像素数据的多期着色器，该多期着色器包括多个渲染阶段，渲染阶段至少包括用于第一粒度的第一阶段和用于第二、不同粒度的第二阶段，第二渲染粒度是比第一渲染粒度更精细的粒度。多期着色器被构造成提供用于图像渲染的层次，其中在具有最粗渲染粒度的渲染阶段处接收像素数据，其中通过该层次将剩余像素数据提供给具有更精细渲染粒度的一个或多个渲染阶段。
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公开(公告)号：CN108804077A
公开(公告)日：2018-11-13
申请号：CN201810394160.7
申请日：2018-04-27
Applicant: 英特尔公司
Inventor： H.考尔 , M.A.安德斯 , S.K.马修 , 姚安邦 , J.雷 , P.T.唐 , M.S.斯特里克兰德 , X.陈 , T.斯派斯曼 , A.R.阿普 , A.科克 , K.辛哈 , B.温布 , N.C.G.冯博里斯 , E.努尔维塔迪 , R.巴里克 , T-H.林 , V.兰加纳坦 , S.雅哈吉达尔
IPC: G06F7/57
Abstract: 一个实施例提供了包括具有在整数数据路径和浮点数据路径之间共享的加法器和乘法器的计算单元的机器学习硬件加速器，到乘法器的输入操作数的高位要在浮点操作期间被门控。
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公开(公告)号：CN112947894B
公开(公告)日：2024-07-26
申请号：CN202110256528.5
申请日：2018-04-27
Applicant: 英特尔公司
Inventor： H.考尔 , M.A.安德斯 , S.K.马修 , 姚安邦 , J.雷 , P.T.唐 , M.S.斯特里克兰德 , X.陈 , T.斯派斯曼 , A.R.阿普 , A.科克 , K.辛哈 , B.温布 , N.C.G.冯博里斯 , E.努尔维塔迪 , R.巴里克 , T-H.林 , V.兰加纳坦 , S.雅哈吉达尔
IPC: G06F7/57
Abstract: 一个实施例提供了包括具有在整数数据路径和浮点数据路径之间共享的加法器和乘法器的计算单元的机器学习硬件加速器，到乘法器的输入操作数的高位要在浮点操作期间被门控。
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公开(公告)号：CN115826916A
公开(公告)日：2023-03-21
申请号：CN202211446828.0
申请日：2018-04-27
Applicant: 英特尔公司
Inventor： H.考尔 , M.A.安德斯 , S.K.马修 , 姚安邦 , J.雷 , P.T.唐 , M.S.斯特里克兰德 , X.陈 , T.斯派斯曼 , A.R.阿普 , A.科克 , K.辛哈 , B.温布 , N.C.G.冯博里斯 , E.努尔维塔迪 , R.巴里克 , T-H.林 , V.兰加纳坦 , S.雅哈吉达尔
IPC: G06F7/57
Abstract: 一个实施例提供了包括具有在整数数据路径和浮点数据路径之间共享的加法器和乘法器的计算单元的机器学习硬件加速器，到乘法器的输入操作数的高位要在浮点操作期间被门控。
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