公开(公告)号：CN100401277C

公开(公告)日：2008-07-09

申请号：CN200610072449.4

申请日：2006-04-13

Applicant: 索尼株式会社

Inventor： 久曾神宏 ,  松元秀树 ,  梶本雅人 ,  山名千秋

IPC: G06F13/28

CPC classification number: H04L49/901 ,  H04L49/90

Abstract: 一种信息处理器和信息处理方法，该信息处理器包括：生成部分，用于生成包括位置信息和延迟时间的描述符，该位置信息表示该存储器中的数据的以包为单位的记录位置，该延迟时间与以包为单位的处理有关；提取部分，用于获取由该生成部分生成的该描述符，并从所获取的描述符中提取该位置信息和该延迟时间；DMA部分，用于基于所提取的位置信息，从该存储器中读取以包为单位的数据；以及延迟部分，用于将该提取部分和该DMA部分中的至少一个的处理的第二次执行及以后的执行，延迟由该提取部分所提取出的该延迟时间。

公开(公告)号：CN101189588A

公开(公告)日：2008-05-28

申请号：CN200680019200.5

申请日：2006-05-23

Applicant: 索尼株式会社

Inventor： 久曾神宏 ,  松元秀树 ,  梶本雅人 ,  山名千秋 ,  加纳豪 ,  日野杉充希

IPC: G06F13/24

Abstract: 本发明涉及一种能够简化中断处理、减少中断处理所需的时间的信息处理装置和信息处理方法、以及程序。中断产生部140产生中断信号。中断状态保持部142存储表示中断信号的产生原因的中断状态。中断状态提供部141将由中断状态保持部存储的中断状态提供给RAM并存储。CPU根据存储在RAM中的中断状态执行规定的处理。本发明例如能够应用于网卡。

公开(公告)号：CN1848099A

公开(公告)日：2006-10-18

申请号：CN200610072449.4

申请日：2006-04-13

Applicant: 索尼株式会社

Inventor： 久曾神宏 ,  松元秀树 ,  梶本雅人 ,  山名千秋

IPC: G06F13/28

CPC classification number: H04L49/901 ,  H04L49/90

Abstract: 一种信息处理器和信息处理方法，该信息处理器包括：生成部分，用于生成包括位置信息和延迟时间的描述符，该位置信息表示该存储器中的数据的以包为单位的记录位置，该延迟时间与以包为单位的处理有关；提取部分，用于获取由该生成部分生成的该描述符，并从所获取的描述符中提取该位置信息和该延迟时间；DMA部分，用于基于所提取的位置信息，从该存储器中读取以包为单位的数据；以及延迟部分，用于将该提取部分和该DMA部分中的至少一个的处理，延迟由该提取部分所提取出的该延迟时间。

公开(公告)号：CN100557586C

公开(公告)日：2009-11-04

申请号：CN200680019200.5

申请日：2006-05-23

Applicant: 索尼株式会社

Inventor： 久曾神宏 ,  松元秀树 ,  梶本雅人 ,  山名千秋 ,  加纳豪 ,  日野杉充希

IPC: G06F13/24

Abstract: 本发明涉及一种能够简化中断处理、减少中断处理所需的时间的信息处理装置和信息处理方法、以及程序。中断产生部140产生中断信号。中断状态保持部142存储表示中断信号的产生原因的中断状态。中断状态提供部141将由中断状态保持部存储的中断状态提供给RAM并存储。CPU根据存储在RAM中的中断状态执行规定的处理。本发明例如能够应用于网卡。

公开(公告)号：CN101160571B

公开(公告)日：2010-05-19

申请号：CN200680012573.X

申请日：2006-04-06

Applicant: 索尼株式会社

Inventor： 久曾神宏 ,  松元秀树

IPC: G06F13/28 ,  G06F13/00

CPC classification number: G06F13/128

Abstract: 本发明涉及可通过简单的硬件结构来正确地控制存在于存储器上的多个数据的DMA传送的信息处理装置以及信息处理方法。在存储器33中设置有与队列Q0对应的描述符表T0和与队列Q1对应的描述符表T1。在描述符控制部51的寄存器R0、R1中分别记录有构成描述符表T0的描述符的编号或构成描述符表T1的描述符的编号。在描述符获取部52的高速缓冲存储器C0、C1中分别记录描述符表T0的描述符、或描述符表T1的描述符。描述符选择部53按照规定的规则选择高速缓冲存储器C0、C1中的任一个。本发明可应用于进行DMA传送的全部电子装置中。

公开(公告)号：CN100557587C

公开(公告)日：2009-11-04

申请号：CN200680019302.7

申请日：2006-05-26

Applicant: 索尼株式会社

Inventor： 久曾神宏 ,  松元秀树 ,  梶本雅人 ,  山名千秋

IPC: G06F13/24 ,  G06F13/28

CPC classification number: G06F13/28

Abstract: 本发明涉及一种能够简化中断处理并缩短中断处理所需时间的信息处理装置和信息处理方法。在步骤S52中，在网卡指针和CPU清除指针不一致、即存在与已执行的DMA传送处理中使用的包对应、并且没有进行DMA传送完成处理的包区域的情况下，进入步骤S53，中断产生部将中断状态设定为完成状态并进入步骤S54。在步骤S54中，中断产生部产生中断信号。另一方面，在步骤S52中，在不存在与已执行的DMA传送处理中使用的包对应、并且没有进行DMA传送完成处理的包区域的情况下进入步骤S55，中断产生部解除完成状态。本发明例如能够应用于网卡。

公开(公告)号：CN101160571A

公开(公告)日：2008-04-09

申请号：CN200680012573.X

申请日：2006-04-06

Applicant: 索尼株式会社

Inventor： 久曾神宏 ,  松元秀树

IPC: G06F13/28 ,  G06F13/00

CPC classification number: G06F13/128

Abstract: 本发明涉及可通过简单的硬件结构来正确地控制存在于存储器上的多个数据的DMA传送的信息处理装置以及信息处理方法。在存储器33中设置有与队列Q0对应的描述符表T0和与队列Q1对应的描述符表T1。在描述符控制部51的寄存器R0、R1中分别记录有构成描述符表T0的描述符的编号或构成描述符表T1的描述符的编号。在描述符获取部52的高速缓冲存储器C0、C1中分别记录描述符表T0的描述符、或描述符表T1的描述符。描述符选择部53按照规定的规则选择高速缓冲存储器C0、C1中的任一个。本发明可应用于进行DMA传送的全部电子装置中。

公开(公告)号：CN101189589A

公开(公告)日：2008-05-28

申请号：CN200680019302.7

申请日：2006-05-26

Applicant: 索尼株式会社

Inventor： 久曾神宏 ,  松元秀树 ,  梶本雅人 ,  山名千秋

IPC: G06F13/24 ,  G06F13/28

CPC classification number: G06F13/28

Abstract: 本发明涉及一种能够简化中断处理并缩短中断处理所需时间的信息处理装置和信息处理方法以及程序。在步骤S52中，在网卡指针和CPU清除指针不一致、即存在与已执行的DMA传送处理中使用的包对应、并且没有进行DMA传送完成处理的包区域的情况下，进入步骤S53，中断产生部将中断状态设定为完成状态并进入步骤S54。在步骤S54中，中断产生部产生中断信号。另一方面，在步骤S52中，在不存在与已执行的DMA传送处理中使用的包对应、并且没有进行DMA传送完成处理的包区域的情况下进入步骤S55，中断产生部解除完成状态。本发明例如能够应用于网卡。