公开(公告)号：CN111562899B

公开(公告)日：2024-06-04

申请号：CN202010582721.3

申请日：2020-06-23

Applicant: 福州大学

Inventor： 陈康 ,  朱聪斌 ,  牛罗

IPC: G06F7/535

Abstract: 本发明提出一种新型除法的电路，包括4071或门、4081与门和40193芯片；4071或门U3的输入端与40193芯片U1、40193芯片U2的pin12相连；4071或门U4的输入端与40193芯片U1、40193芯片U2的pin13相连；4081与门输出引脚pin3与40193芯片输入引脚的pin11相连以使芯片预置位可处于有效状态；4081与门输入引脚的pin1、pin2分别与两个4071或门各自的输出端相连；当40193芯片的预置位有效时，40193芯片输出引脚pin3、pin2、pin6、pin7分别与置位引脚pin15、pin1、pin10、pin9相等以进行置位操作形成预置值；40193芯片根据输入脉冲信号进行计数，对40193芯片输出引脚进行加法计数或减法计数；当计数值达到最大值或最小值时，40193芯片输出有效电平；通过对40193芯片输出脉冲的计数来实现除法功能；本发明只使用40193芯片组建除法电路，节省了PCB空间。

公开(公告)号：CN111562899A

公开(公告)日：2020-08-21

申请号：CN202010582721.3

申请日：2020-06-23

Applicant: 福州大学

Inventor： 陈康 ,  朱聪斌 ,  牛罗

IPC: G06F7/535

Abstract: 本发明提出一种新型除法的电路，包括4071或门、4081与门和40193芯片；4071或门U3的输入端与40193芯片U1、40193芯片U2的pin12相连；4071或门U4的输入端与40193芯片U1、40193芯片U2的pin13相连；4081与门输出引脚pin3与40193芯片输入引脚的pin11相连以使芯片预置位可处于有效状态；4081与门输入引脚的pin1、pin2分别与两个4071或门各自的输出端相连；当40193芯片的预置位有效时，40193芯片输出引脚pin3、pin2、pin6、pin7分别与置位引脚pin15、pin1、pin10、pin9相等以进行置位操作形成预置值；40193芯片根据输入脉冲信号进行计数，对40193芯片输出引脚进行加法计数或减法计数；当计数值达到最大值或最小值时，40193芯片输出有效电平；通过对40193芯片输出脉冲的计数来实现除法功能；本发明只使用40193芯片组建除法电路，节省了PCB空间。

公开(公告)号：CN212229621U

公开(公告)日：2020-12-25

申请号：CN202021181273.8

申请日：2020-06-23

Applicant: 福州大学

Inventor： 陈康 ,  朱聪斌 ,  牛罗

IPC: G06F7/535

Abstract: 本实用新型提出一种新型除法的电路，包括4071或门、4081与门和40193芯片；4071或门U3的输入端与40193芯片U1、40193芯片U2的pin12相连；4071或门U4的输入端与40193芯片U1、40193芯片U2的pin13相连；4081与门输出引脚pin3与40193芯片输入引脚的pin11相连以使芯片预置位可处于有效状态；4081与门输入引脚的pin1、pin2分别与两个4071或门各自的输出端相连；当40193芯片的预置位有效时，40193芯片输出引脚pin3、pin2、pin6、pin7分别与置位引脚pin15、pin1、pin10、pin9相等以进行置位操作形成预置值；40193芯片根据输入脉冲信号计数，对40193芯片输出引脚加法计数或减法计数；当计数值达到最大值或最小值时，40193芯片输出有效电平；通过对40193芯片输出脉冲的计数来实现除法；本产品只用40193芯片组建除法电路以节省PCB空间。(ESM)同样的发明创造已同日申请发明专利