公开(公告)号：CN113282531B

公开(公告)日：2023-08-11

申请号：CN202110587870.3

申请日：2021-05-28

Applicant: 福州大学

Inventor： 阴亚东 ,  廖生燎 ,  任兴福 ,  王纪鹏

IPC: G06F13/42

Abstract: 本发明涉及一种基于脉冲触发的二端口串行数据收电路，包括发送端和接收端；所述接收端包括脉冲触发器，移位寄存器和串行转并行模块；所述发送端时钟输出CLK分别连接至脉宽触发器以及移位寄存器的时钟输入端；所述发送端数据输出MOSI连接至移位寄存器的数据输入端；所述脉宽触发器输出RST信号，作为移位寄存器的复位端，当RST为逻辑高电平时将清除移位寄存器中的内容；所述脉宽触发器输出FSH信号连接至串行转并行模块的时钟输入端，而移位寄存器的输出逐比特连接至串行转并行模块的数据输入端。本发明电路结构简单、采用通信协议简洁，且端口紧凑。

公开(公告)号：CN113282531A

公开(公告)日：2021-08-20

申请号：CN202110587870.3

申请日：2021-05-28

Applicant: 福州大学

Inventor： 阴亚东 ,  廖生燎 ,  任兴福 ,  王纪鹏

IPC: G06F13/42

Abstract: 本发明涉及一种基于脉冲触发的二端口串行数据收电路，包括发送端和接收端；所述接收端包括脉冲触发器，移位寄存器和串行转并行模块；所述发送端时钟输出CLK分别连接至脉宽触发器以及移位寄存器的时钟输入端；所述发送端数据输出MOSI连接至移位寄存器的数据输入端；所述脉宽触发器输出RST信号，作为移位寄存器的复位端，当RST为逻辑高电平时将清除移位寄存器中的内容；所述脉宽触发器输出FSH信号连接至串行转并行模块的时钟输入端，而移位寄存器的输出逐比特连接至串行转并行模块的数据输入端。本发明电路结构简单、采用通信协议简洁，且端口紧凑。