一种具有抗辐照功能的寄存器

    公开(公告)号:CN102522114A

    公开(公告)日:2012-06-27

    申请号:CN201110435556.X

    申请日:2011-12-22

    Abstract: 本发明公开了一种具有抗辐照功能的寄存器,本发明针对现有的抗辐照功能的寄存器单元不能同时抑制SET效应和SEU效应的问题而提出。本发明的寄存器包括:一个延迟单元、一个反相器、一个保护门电路、第一锁存器单元和第二锁存器单元。本发明的具有抗辐照功能的寄存器通过锁存器单元结构达到抑制SEU效应的作用,该锁存器单元内部存在自保护的环路,当一个节点受攻击时,不会导致逻辑状态翻转;通过延迟单元和保护门电路滤波实现抑制SET效应,从而可以同时抑制SET效应和SEU效应,可以应用于非常苛刻的空间环境。

    雷达信号处理中动态加载的ASIC实现方法

    公开(公告)号:CN101114020B

    公开(公告)日:2011-04-13

    申请号:CN200710050003.6

    申请日:2007-09-12

    Abstract: 一种雷达信号处理中动态加载的实现方法,其核心思想是将滤波系数的存储空间分成2n等分(n=1,2,3)。在进行第一部分运算的同时,进行下一部分的系数的读写,而第一部分运算完毕时,第二部分的系数已经完全写入,继续进行第二部分的运算,在进行第二部分运算的同时,继续写入新的系数覆盖已经完成运算的系数空间,依次交替进行。本发明主要应用于雷达信号处理的滤波处理中,能够根据外界环境的变化而及时地调整滤波器系数,解决了外界环境变化时,雷达信号处理系统的实时性差的问题。

    一种具有抗辐照功能的寄存器

    公开(公告)号:CN102522114B

    公开(公告)日:2014-08-13

    申请号:CN201110435556.X

    申请日:2011-12-22

    Abstract: 本发明公开了一种具有抗辐照功能的寄存器,本发明针对现有的抗辐照功能的寄存器单元不能同时抑制SET效应和SEU效应的问题而提出。本发明的寄存器包括:一个延迟单元、一个反相器、一个保护门电路、第一锁存器单元和第二锁存器单元。本发明的具有抗辐照功能的寄存器通过锁存器单元结构达到抑制SEU效应的作用,该锁存器单元内部存在自保护的环路,当一个节点受攻击时,不会导致逻辑状态翻转;通过延迟单元和保护门电路滤波实现抑制SET效应,从而可以同时抑制SET效应和SEU效应,可以应用于非常苛刻的空间环境。

    雷达信号处理中动态加载的ASIC实现方法

    公开(公告)号:CN101114020A

    公开(公告)日:2008-01-30

    申请号:CN200710050003.6

    申请日:2007-09-12

    Abstract: 一种雷达信号处理中动态加载的实现方法,其核心思想是将滤波系数的存储空间分成2n等分(n=1,2,3)。在进行第一部分运算的同时,进行下一部分的系数的读写,而第一部分运算完毕时,第二部分的系数已经完全写入,继续进行第二部分的运算,在进行第二部分运算的同时,继续写入新的系数覆盖已经完成运算的系数空间,依次交替进行。本发明主要应用于雷达信号处理的滤波处理中,能够根据外界环境的变化而及时地调整滤波器系数,解决了外界环境变化时,雷达信号处理系统的实时性差的问题。

    雷达信号处理中实现乒乓操作的ASIC模块

    公开(公告)号:CN201107405Y

    公开(公告)日:2008-08-27

    申请号:CN200720081044.7

    申请日:2007-09-12

    Abstract: 一种雷达信号处理中实现乒乓操作的ASIC模块,把两个数据处理模块集成于一个集成模块内,集成模块外围设有两个缓冲SRAM,两个数据处理模块分别与两个SRAM通过总线连接。本实用新型使用两个SRAM同时提供缓存,一个供读写,一个供存储,使两个数据处理模块可以同时工作,节省了传递数据的等待时间,根据具体情况,也可以同时只工作一个SRAM,因此,系统的并行操作和独立操作都得到实现,由于两个数据处理模块集成于同一模块内,系统的集成度和处理效率都得到大大提高。本实用新型主要应用于雷达信号处理中。

    一种数据处理系统及其构成的ASIC芯片

    公开(公告)号:CN201177811Y

    公开(公告)日:2009-01-07

    申请号:CN200720081045.1

    申请日:2007-09-12

    Abstract: 一种数据处理系统及其构成的ASIC芯片,包括至少一个数据处理系统,所述数据处理系统包括第一加法器、第二加法器、第三加法器、第一乘法器、第二乘法器、第三乘法器,第一加法器与第一乘法器通过总线相连,第二加法器与第二乘法器通过总线相连,第三加法器与第三乘法器通过总线相连。本实用新型是对类似于(a+bi)*(c+di)的复数运算进行优化,使优化后的结果中出现相同的乘法部分,从而使用一个乘法器公用,完成相同的乘法部分运算,和常见的处理系统相比,能够减少乘法器的数量,提高系统的处理能力;由这样的数据处理系统构成的ASIC芯片,在大规模的复数运算中,效果更为显著,本实用新型主要应用于雷达信号处理中。

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