公开(公告)号：CN111641417B

公开(公告)日：2023-03-31

申请号：CN202010516773.0

申请日：2020-06-09

Applicant: 电子科技大学

Inventor： 任跃 ,  何春 ,  李小林 ,  程郁凡

IPC: H03M13/27

Abstract: 本发明提供一种基于FPGA的完成矩阵列置换交织的装置，包括数据拼接模块，存储控制中心模块和数据拆分模块，其中以各模块的地址产生器为核心，通过产生有一定规律性的读写地址来完成矩阵列置换交织。本发明通过使用高速率器件改善矩阵列置换交织存储带宽利用率低的问题，对不同传输速率和不同交织帧长具有可配性，可兼容各种长度帧长的交织处理。硬件实现具有单一，简单，可配置性，以较少的面试即可换取最优速率的优点，可兼容完成各种高速率复杂的矩阵列置换交织以及更普遍的矩阵交织，有效地解决了基于FPGA使用高速率存储器件完成矩阵列置换交织的高复杂度的问题。

公开(公告)号：CN111641417A

公开(公告)日：2020-09-08

申请号：CN202010516773.0

申请日：2020-06-09

Applicant: 电子科技大学

Inventor： 任跃 ,  何春 ,  李小林 ,  程郁凡

IPC: H03M13/27

Abstract: 本发明提供一种基于FPGA的完成矩阵列置换交织的装置，包括数据拼接模块，存储控制中心模块和数据拆分模块，其中以各模块的地址产生器为核心，通过产生有一定规律性的读写地址来完成矩阵列置换交织。本发明通过使用高速率器件改善矩阵列置换交织存储带宽利用率低的问题，对不同传输速率和不同交织帧长具有可配性，可兼容各种长度帧长的交织处理。硬件实现具有单一，简单，可配置性，以较少的面试即可换取最优速率的优点，可兼容完成各种高速率复杂的矩阵列置换交织以及更普遍的矩阵交织，有效地解决了基于FPGA使用高速率存储器件完成矩阵列置换交织的高复杂度的问题。

公开(公告)号：CN111694775A

公开(公告)日：2020-09-22

申请号：CN202010517116.8

申请日：2020-06-09

Applicant: 电子科技大学

Inventor： 何春 ,  任跃 ,  李小林 ,  程郁凡

IPC: G06F13/16

Abstract: 本发明针对要在一片DDR3上完成多路独立信号的数据存储及转换的问题首先需要合理实现DDR3针对不同信号的读写控制的问题，提供一种在DDR3中基于时分复用进行读写控制的装置，包括时分复用模块、DDR3写控制状态机模块、DDR3读控制状态机模块和DDR3读写数据模块、DDR3读写地址模块及读写命令信号产生模块；时分复用模块用于产生各独立信号的专属读时隙和写时隙，各路径信号读、写过程完全独立；DDR3读、写控制状态机模块分别用于控制DDR3的数据读、写过程；DDR3的读写数据、地址及读写命令信号产生模块用于完成和DDR3最直接的数据交互过程。本发明硬件实现结构简单，灵活可配置，可降低实现成本，在一定条件下可提高系统运行频率。