公开(公告)号：CN107799404B

公开(公告)日：2022-12-30

申请号：CN201710555980.5

申请日：2017-07-10

Applicant: 瑞萨电子株式会社

Inventor： 齐藤博和 ,  萩原琢也

IPC: H01L21/266 ,  H01L21/66 ,  H01L23/544

Abstract: 本发明涉及一种制造半导体器件的方法。在制造半导体器件的方法中，实现检查图案的检测精度的改进。制造半导体器件的方法包括在检查图案形成区中形成参考图案的步骤，在半导体衬底上形成第一掩模层，同时在检查图案形成区中形成第一检查图案的步骤，以及相对于参考图案测量第一检查图案的第一未对准量的步骤。制造半导体器件的方法还包括将离子利用第一掩模层注入半导体衬底的步骤，去除第一掩模层以及第一检查图案且随后在半导体衬底上形成第二掩模层，同时在检查图案形成区中形成第二检查图案的步骤，以及相对于参考图案测量第二检查图案的第二未对准量的步骤。在平面图中，第二检查图案大于第一检查图案且覆盖形成第一检查图案的整个区域。

公开(公告)号：CN107799404A

公开(公告)日：2018-03-13

申请号：CN201710555980.5

申请日：2017-07-10

Applicant: 瑞萨电子株式会社

Inventor： 齐藤博和 ,  萩原琢也

IPC: H01L21/266 ,  H01L21/66 ,  H01L23/544

CPC classification number: H01L21/32139 ,  H01L21/0273 ,  H01L21/0332 ,  H01L21/2253 ,  H01L21/266 ,  H01L21/47 ,  H01L21/682 ,  H01L22/30 ,  H01L22/20

Abstract: 本发明涉及一种制造半导体器件的方法。在制造半导体器件的方法中，实现检查图案的检测精度的改进。制造半导体器件的方法包括在检查图案形成区中形成参考图案的步骤，在半导体衬底上形成第一掩模层，同时在检查图案形成区中形成第一检查图案的步骤，以及相对于参考图案测量第一检查图案的第一未对准量的步骤。制造半导体器件的方法还包括将离子利用第一掩模层注入半导体衬底的步骤，去除第一掩模层以及第一检查图案且随后在半导体衬底上形成第二掩模层，同时在检查图案形成区中形成第二检查图案的步骤，以及相对于参考图案测量第二检查图案的第二未对准量的步骤。在平面图中，第二检查图案大于第一检查图案且覆盖形成第一检查图案的整个区域。