公开(公告)号：CN105977285A

公开(公告)日：2016-09-28

申请号：CN201610097166.9

申请日：2016-02-23

Applicant: 瑞萨电子株式会社

Inventor： 市村昭雄 ,  江口聪司 ,  饭田哲也 ,  安孙子雄哉

IPC: H01L29/06 ,  H01L29/78 ,  H01L27/088 ,  H01L21/336 ,  H01L21/8234

CPC classification number: H01L29/0634 ,  H01L29/1095 ,  H01L29/404 ,  H01L29/41766 ,  H01L29/66712 ,  H01L29/66727 ,  H01L29/7811 ,  H01L29/78 ,  H01L21/8234 ,  H01L27/088 ,  H01L29/66568

Abstract: 本发明涉及半导体器件及其制造方法。形成具有高纵横比的超结结构。使用沟槽填充工艺以层的形式分开地形成外延层，并且当每一个层已经形成时，在该层中形成沟槽。例如，当已经形成第一外延层时，在该外延层中形成第一沟槽。随后，当已经形成第二外延层时，在该外延层中形成第二沟槽。随后，当已经形成第三外延层时，在第三外延层中形成第三沟槽。

公开(公告)号：CN105097934A

公开(公告)日：2015-11-25

申请号：CN201510254731.3

申请日：2015-05-18

Applicant: 瑞萨电子株式会社

Inventor： 江口聪司 ,  饭田哲也 ,  市村昭雄 ,  安孙子雄哉

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06

Abstract: 本发明的各个实施例涉及一种半导体器件及其制造方法。本发明提供了一种包括具有改进的可靠性的功率半导体元件的半导体器件。该半导体器件具有单元区域、和形成在该单元区域外部的外围区域。在单元区域中的n型列区域的n型杂质浓度高于在外围区域中的由外延层组成的n型列区域的n型杂质浓度。进一步地，在单元区域和外围区域中的每一个中，保持电荷平衡；并且将每个总电荷设置为，使在单元区域中的第一p型列区域的总电荷和n型列区域的总电荷分别大于在外围区域中的第三p型列区域的总电荷和由外延层组成的n型列区域的总电荷。

公开(公告)号：CN109425933A

公开(公告)日：2019-03-05

申请号：CN201810959103.9

申请日：2018-08-22

Applicant: 瑞萨电子株式会社

Inventor： 饭田哲也 ,  中柴康隆

IPC: G02B6/125

Abstract: 提供一种半导体器件，其包括低损耗光波导。包括在半导体器件中的光波导具有覆盖有分别具有不同折射率的第一和第二包层的芯层。芯层的一部分以第一比率覆盖，即，第一包层与第二包层的比率，同时以第二比率覆盖，即，第二包层与第一包层的比率。此时，第一比率和第二比率均为大于0的有限值。

公开(公告)号：CN108735735A

公开(公告)日：2018-11-02

申请号：CN201810338146.5

申请日：2018-04-16

Applicant: 瑞萨电子株式会社

Inventor： 内田慎一 ,  中柴康隆 ,  饭田哲也 ,  桑原慎一

IPC: H01L27/06 ,  H01L21/02

Abstract: 本发明提供一种半导体装置及其制造方法，其实现变压器的绝缘耐压的提高，而不会导致制造工序的复杂化。半导体装置的制造方法包括如下工序：使形成于层间绝缘膜(IL4)上的导体膜图案化，在形成相互同层的线圈(CL1b)和导体图案(CP)之后，将线圈(CL1b)和导体图案(CP)作为掩模来对层间绝缘膜(IL4)的一部分进行蚀刻，而在层间绝缘膜(IL4)的表面形成凹凸形状(US)。

公开(公告)号：CN105789308A

公开(公告)日：2016-07-20

申请号：CN201510977440.7

申请日：2015-12-23

Applicant: 瑞萨电子株式会社

Inventor： 安孙子雄哉 ,  江口聪司 ,  市村昭雄 ,  山口夏生 ,  饭田哲也

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明涉及半导体器件及其制造方法。在包括周期性布置p型柱和n型柱的超结结构的半导体器件中，形成半导体元件的单元区中的p型柱区的深度制造得比围绕单元区的中间区中的p型柱区的深度浅。由此，单元区的击穿电压低于中间区的击穿电压。使雪崩击穿现象优选发生在即使在产生雪崩电流也会使使该电流分散和平稳流动的单元区中。由此，能避免局部电流集中和伴随发生的击穿，并因此能提高雪崩电阻，即使半导体器件损坏的雪崩电流量。

公开(公告)号：CN109425933B

公开(公告)日：2022-07-01

申请号：CN201810959103.9

申请日：2018-08-22

Applicant: 瑞萨电子株式会社

Inventor： 饭田哲也 ,  中柴康隆

IPC: G02B6/125

Abstract: 提供一种半导体器件，其包括低损耗光波导。包括在半导体器件中的光波导具有覆盖有分别具有不同折射率的第一和第二包层的芯层。芯层的一部分以第一比率覆盖，即，第一包层与第二包层的比率，同时以第二比率覆盖，即，第二包层与第一包层的比率。此时，第一比率和第二比率均为大于0的有限值。

公开(公告)号：CN112992852A

公开(公告)日：2021-06-18

申请号：CN202011386134.3

申请日：2020-12-01

Applicant: 瑞萨电子株式会社

Inventor： 久保俊次 ,  安藤公一 ,  井尾英治 ,  田岛英幸 ,  饭田哲也

IPC: H01L23/522 ,  H01L27/06 ,  H01L23/367

Abstract: 本公开涉及一种半导体器件。该半导体器件包括基座构件、多层布线层和第一电阻元件。多层布线层被形成在基座构件上。第一电阻元件被形成在多层布线层中。第一电阻元件包括第一导电部分、第二导电部分和第三导电部分。第二导电部分被形成在第一导电部分之上。第三导电部分将第一导电部分和第二导电部分彼此电连接。第三导电部分在沿基座构件的表面的第一方向上的长度，大于第三导电部分在沿基座构件的表面的第二方向上的长度，并且第二方向垂直于第一方向。

公开(公告)号：CN114744022A

公开(公告)日：2022-07-12

申请号：CN202210396513.3

申请日：2016-02-23

Applicant: 瑞萨电子株式会社

Inventor： 市村昭雄 ,  江口聪司 ,  饭田哲也 ,  安孙子雄哉

IPC: H01L29/06 ,  H01L29/78 ,  H01L27/088 ,  H01L21/336 ,  H01L21/8234

Abstract: 本发明涉及半导体器件及其制造方法。形成具有高纵横比的超结结构。使用沟槽填充工艺以层的形式分开地形成外延层，并且当每一个层已经形成时，在该层中形成沟槽。例如，当已经形成第一外延层时，在该外延层中形成第一沟槽。随后，当已经形成第二外延层时，在该外延层中形成第二沟槽。随后，当已经形成第三外延层时，在第三外延层中形成第三沟槽。

公开(公告)号：CN105789308B

公开(公告)日：2020-10-16

申请号：CN201510977440.7

申请日：2015-12-23

Applicant: 瑞萨电子株式会社

Inventor： 安孙子雄哉 ,  江口聪司 ,  市村昭雄 ,  山口夏生 ,  饭田哲也

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明涉及半导体器件及其制造方法。在包括周期性布置p型柱和n型柱的超结结构的半导体器件中，形成半导体元件的单元区中的p型柱区的深度制造得比围绕单元区的中间区中的p型柱区的深度浅。由此，单元区的击穿电压低于中间区的击穿电压。使雪崩击穿现象优选发生在即使在产生雪崩电流也会使使该电流分散和平稳流动的单元区中。由此，能避免局部电流集中和伴随发生的击穿，并因此能提高雪崩电阻，即使半导体器件损坏的雪崩电流量。

公开(公告)号：CN105097934B

公开(公告)日：2020-03-20

申请号：CN201510254731.3

申请日：2015-05-18

Applicant: 瑞萨电子株式会社

Inventor： 江口聪司 ,  饭田哲也 ,  市村昭雄 ,  安孙子雄哉

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06

Abstract: 本发明的各个实施例涉及一种半导体器件及其制造方法。本发明提供了一种包括具有改进的可靠性的功率半导体元件的半导体器件。该半导体器件具有单元区域、和形成在该单元区域外部的外围区域。在单元区域中的n型列区域的n型杂质浓度高于在外围区域中的由外延层组成的n型列区域的n型杂质浓度。进一步地，在单元区域和外围区域中的每一个中，保持电荷平衡；并且将每个总电荷设置为，使在单元区域中的第一p型列区域的总电荷和n型列区域的总电荷分别大于在外围区域中的第三p型列区域的总电荷和由外延层组成的n型列区域的总电荷。