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公开(公告)号：CN110059035A
公开(公告)日：2019-07-26
申请号：CN201811590815.4
申请日：2018-12-21
Applicant: 瑞萨电子株式会社
IPC: G06F13/16
Abstract: 本申请的各实施例涉及半导体装置和总线发生器。每个主设备向存储器发出包括读请求和写请求的访问请求。高速缓存高速缓存由主设备发出的写请求。中央总线控制系统执行针对由每个主设备发出的读请求和由高速缓存输出的写请求的访问控制。中央总线控制系统执行针对由每个主设备发出的写请求的访问控制。中央总线控制系统根据存储器控制器的缓冲器的空闲情况来执行访问控制。中央总线控制系统根据高速缓存的空闲情况来执行访问控制。
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公开(公告)号：CN111382000A
公开(公告)日：2020-07-07
申请号：CN201911300691.6
申请日：2019-12-17
Applicant: 瑞萨电子株式会社
IPC: G06F11/10
Abstract: 本公开涉及半导体装置、存储器控制器与存储器访问方法。当多个写入数据被合并以生成用于保护存储在主存储器中的数据的代码时，写入数据在存储器控制器中被保护。第一代码生成单元基于存储在第一子存储器中的写入数据生成第一代码，并且将所生成的第一代码存储在第二子存储器中。子存储器控制器从第一子存储器读取要合并的写入数据，并通过使用存储在第二子存储器中的第一代码来验证所读取的写入数据是否包含错误。当所读取的写入数据不包含错误时，子存储器控制器将从第一子存储器读取的写入数据的有效数据合并，并将合并数据输出到第二代码生成单元。第二代码生成单元基于合并数据生成第二代码。
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公开(公告)号：CN116978422A
公开(公告)日：2023-10-31
申请号：CN202311095778.0
申请日：2018-06-29
Applicant: 瑞萨电子株式会社
IPC: G11C11/4076 , G06F13/16
Abstract: 本发明涉及一种半导体装置以及访问控制方法。考虑写入训练来实现访问控制。主设备发出包括读取请求和写入请求的访问请求。存储器控制器响应于由主设备发出的访问请求访问存储器。中央总线控制系统控制主设备发出的访问请求向存储器控制器的输出。训练电路在停止访问存储器的同时在存储器上进行训练。中央总线控制系统还控制在存储器上的训练的执行。在训练期间，中央总线控制系统抑制由主设备发出的访问请求当中的读取请求向存储器控制器的输出。
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公开(公告)号：CN105512059A
公开(公告)日：2016-04-20
申请号：CN201510857505.4
申请日：2011-06-21
Applicant: 瑞萨电子株式会社
IPC: G06F13/16 , G11C7/10 , G11C11/406
CPC classification number: G11C7/1072 , G06F13/1636 , G06F13/1689 , G06F13/4234 , G11C7/1057 , G11C7/1084 , G11C11/406 , G11C11/40603 , G11C11/40611 , G11C11/40615 , G11C2211/4061
Abstract: 本发明提供使刷新命令的发出和校准命令的发出不连续的存储器控制技术。存储器控制电路(30)发出用于以设定的刷新周期为基准而请求刷新工作的刷新命令和用于以设定的校准周期为基准而请求校准工作的校准命令，存储器控制电路(30)抑制在刷新命令发出后规定时间内发出校准命令，抑制在校准命令发出后规定时间内发出刷新命令。
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公开(公告)号：CN109215707A
公开(公告)日：2019-01-15
申请号：CN201810699633.4
申请日：2018-06-29
Applicant: 瑞萨电子株式会社
IPC: G11C11/4076 , G06F13/16
CPC classification number: G06F13/1673 , G06F13/1605 , G06F13/1689 , G06F13/18 , G06F13/362 , G11C11/4076
Abstract: 本发明涉及一种半导体装置以及访问控制方法。考虑写入训练来实现访问控制。主设备发出包括读取请求和写入请求的访问请求。存储器控制器响应于由主设备发出的访问请求访问存储器。中央总线控制系统控制主设备发出的访问请求向存储器控制器的输出。训练电路在停止访问存储器的同时在存储器上进行训练。中央总线控制系统还控制在存储器上的训练的执行。在训练期间，中央总线控制系统抑制由主设备发出的访问请求当中的读取请求向存储器控制器的输出。
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Patent Agency Ranking
公开(公告)号：CN103038754B
公开(公告)日：2016-04-06
申请号：CN201180037119.0
申请日：2011-06-21
Applicant: 瑞萨电子株式会社
IPC: G06F12/00 , G11C11/401 , G11C11/407
CPC classification number: G11C7/1072 , G06F13/1636 , G06F13/1689 , G06F13/4234 , G11C7/1057 , G11C7/1084 , G11C11/406 , G11C11/40603 , G11C11/40611 , G11C11/40615 , G11C2211/4061
Abstract: 本发明提供使刷新命令的发出和校准命令的发出不连续的存储器控制技术。存储器控制电路(30)发出用于以设定的刷新周期为基准而请求刷新工作的刷新命令和用于以设定的校准周期为基准而请求校准工作的校准命令，存储器控制电路(30)抑制在刷新命令发出后规定时间内发出校准命令，抑制在校准命令发出后规定时间内发出刷新命令。
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公开(公告)号：CN103038754A
公开(公告)日：2013-04-10
申请号：CN201180037119.0
申请日：2011-06-21
Applicant: 瑞萨电子株式会社
IPC: G06F12/00 , G11C11/401 , G11C11/407
CPC classification number: G11C7/1072 , G06F13/1636 , G06F13/1689 , G06F13/4234 , G11C7/1057 , G11C7/1084 , G11C11/406 , G11C11/40603 , G11C11/40611 , G11C11/40615 , G11C2211/4061
Abstract: 本发明提供使刷新命令的发出和校准命令的发出不连续的存储器控制技术。存储器控制电路(30)发出用于以设定的刷新周期为基准而请求刷新工作的刷新命令和用于以设定的校准周期为基准而请求校准工作的校准命令，存储器控制电路(30)抑制在刷新命令发出后规定时间内发出校准命令，抑制在校准命令发出后规定时间内发出刷新命令。
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公开(公告)号：CN111382000B
公开(公告)日：2024-01-12
申请号：CN201911300691.6
申请日：2019-12-17
Applicant: 瑞萨电子株式会社
IPC: G06F11/10
Abstract: 本公开涉及半导体装置、存储器控制器与存储器访问方法。当多个写入数据被合并以生成用于保护存储在主存储器中的数据的代码时，写入数据在存储器控制器中被保护。第一代码生成单元基于存储在第一子存储器中的写入数据生成第一代码，并且将所生成的第一代码存储在第二子存储器中。子存储器控制器从第一子存储器读取要合并的写入数据，并通过使用存储在第二子存储器中的第一代码来验证所读取的写入数据是否包含错误。当所读取的写入数据不包含错误时，子存储器控制器将从第一子存储器读取的写入数据的有效数据合并，并将合并数据输出到第二代码生成单元。第二代码生成单元基于合并数据生成第二代码。
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公开(公告)号：CN110059035B
公开(公告)日：2023-10-17
申请号：CN201811590815.4
申请日：2018-12-21
Applicant: 瑞萨电子株式会社
IPC: G06F13/16
Abstract: 本申请的各实施例涉及半导体装置和总线发生器。每个主设备向存储器发出包括读请求和写请求的访问请求。高速缓存高速缓存由主设备发出的写请求。中央总线控制系统执行针对由每个主设备发出的读请求和由高速缓存输出的写请求的访问控制。中央总线控制系统执行针对由每个主设备发出的写请求的访问控制。中央总线控制系统根据存储器控制器的缓冲器的空闲情况来执行访问控制。中央总线控制系统根据高速缓存的空闲情况来执行访问控制。
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公开(公告)号：CN109215707B
公开(公告)日：2023-09-01
申请号：CN201810699633.4
申请日：2018-06-29
Applicant: 瑞萨电子株式会社
IPC: G11C11/4076 , G06F13/16
Abstract: 本发明涉及一种半导体装置以及访问控制方法。考虑写入训练来实现访问控制。主设备发出包括读取请求和写入请求的访问请求。存储器控制器响应于由主设备发出的访问请求访问存储器。中央总线控制系统控制主设备发出的访问请求向存储器控制器的输出。训练电路在停止访问存储器的同时在存储器上进行训练。中央总线控制系统还控制在存储器上的训练的执行。在训练期间，中央总线控制系统抑制由主设备发出的访问请求当中的读取请求向存储器控制器的输出。
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