公开(公告)号：CN105390449A

公开(公告)日：2016-03-09

申请号：CN201510535806.5

申请日：2015-08-27

Applicant: 瑞萨电子株式会社

Inventor： 萩原琢也 ,  塙哲郎

IPC: H01L21/8247

Abstract: 本发明涉及半导体器件的制造方法。本发明使得可以改善半导体器件的可靠性。在根据实施例的半导体器件的制造方法中，当在包括氮化硅膜的盖绝缘膜上形成抗蚀剂图案时，通过化学放大型抗蚀剂的涂布、曝光和显影处理的过程形成抗蚀剂图案。然后，涂覆化学放大型抗蚀剂以便直接接触包括氮化硅膜的盖绝缘膜的表面，并且在涂布化学放大型抗蚀剂之前对包括氮化硅膜的盖绝缘膜的表面施加有机酸预处理。

公开(公告)号：CN105390449B

公开(公告)日：2021-01-01

申请号：CN201510535806.5

申请日：2015-08-27

Applicant: 瑞萨电子株式会社

Inventor： 萩原琢也 ,  塙哲郎

IPC: H01L27/1157 ,  H01L27/11573

Abstract: 本发明涉及半导体器件的制造方法。本发明使得可以改善半导体器件的可靠性。在根据实施例的半导体器件的制造方法中，当在包括氮化硅膜的盖绝缘膜上形成抗蚀剂图案时，通过化学放大型抗蚀剂的涂布、曝光和显影处理的过程形成抗蚀剂图案。然后，涂覆化学放大型抗蚀剂以便直接接触包括氮化硅膜的盖绝缘膜的表面，并且在涂布化学放大型抗蚀剂之前对包括氮化硅膜的盖绝缘膜的表面施加有机酸预处理。

公开(公告)号：CN101013265B

公开(公告)日：2011-09-14

申请号：CN200710006163.0

申请日：2007-01-31

Applicant: 瑞萨电子株式会社

Inventor： 菅长利文 ,  塙哲郎 ,  石桥健夫

IPC: G03F7/09 ,  G03F7/11 ,  G03F7/16 ,  G03F7/20 ,  G03F7/30 ,  G03F7/38 ,  G03F7/26 ,  H01L21/027

CPC classification number: G03F7/11 ,  G03F7/40

Abstract: 本发明提供改善了由于掩模图案的疏密差所产生的OPE特性、提高了图案的设计可靠性的抗蚀图案形成方法。该方法具有以下工序：在基板(7)上形成具有酸解离性溶解抑制基的抗蚀剂(1)的工序、将溶解在醇类溶剂中的酸性聚合物涂布在抗蚀剂上形成上层膜(6)的工序、通过掩模(3)进行曝光的工序、进行烘烤处理的工序、利用碱显影液(4)进行处理的工序，在进行烘烤处理的工序中，通过上层膜形成混合层(9)，掩模图案的图案密度高的区域(A)与图案密度低的区域(B)相比，在未曝光部上厚厚地形成有混合层。