公开(公告)号：CN108630278B

公开(公告)日：2023-11-10

申请号：CN201810228747.0

申请日：2018-03-20

Applicant: 瑞萨电子株式会社

Inventor： 仓藤崇 ,  小川大也 ,  带刀恭彦

IPC: G11C16/14 ,  G11C16/26 ,  G11C7/06

Abstract: 本发明涉及存储装置和存储方法。存储装置包括数据存储器单元和状态存储器单元。数据存储器单元包括要通过互补读取模式读取的一对闪速存储器单元，并且1位数据由该一对闪速存储器单元存储在其中。状态存储器单元包括要通过参考读取模式读取的闪速存储器单元，并且状态标志由闪速存储器单元存储在其中。

公开(公告)号：CN110716693B

公开(公告)日：2024-02-13

申请号：CN201910610918.0

申请日：2019-07-08

Applicant: 瑞萨电子株式会社

Inventor： 仓藤崇 ,  山本智志

IPC: G06F3/06

Abstract: 本申请涉及信息处理器件和控制方法。主机发出当数据更新处理中断时指定的有效数据。控制单元3在存储单元2中存储：第二更新状态标志8_2，其指示第一更新状态标志8_1的更新状态；和第二数据6_2，其指示第一数据6_1的更新状态；以及第三更新状态标志8_3，其指示有效指令标志7的更新状态。当基于有效指令标志7的确定是不可能时，使用数据确定单元4基于第一更新状态标志8_1、第二更新状态标志8_2和第三更新状态标志8_3的值确定第一数据6_1和第二数据6_2中的哪一个数据是有效的。

公开(公告)号：CN109147847B

公开(公告)日：2023-10-20

申请号：CN201810616418.3

申请日：2018-06-15

Applicant: 瑞萨电子株式会社

Inventor： 仓藤崇

IPC: G11C16/08 ,  G11C16/14

Abstract: 本公开涉及半导体装置和闪存存储器控制方法。根据一个实施例，存储器控制器被配置为使得，当存储器控制器控制由第一主设备或第二主设备执行的对闪存存储器的写入/擦除处理时，存储器控制器能够在第一主设备正在对闪存存储器执行写入/擦除处理时禁止执行中的写入/擦除处理的中断，该中断是由于第二主设备对闪存存储器的访问造成的。

公开(公告)号：CN108630278A

公开(公告)日：2018-10-09

申请号：CN201810228747.0

申请日：2018-03-20

Applicant: 瑞萨电子株式会社

Inventor： 仓藤崇 ,  小川大也 ,  带刀恭彦

IPC: G11C16/14 ,  G11C16/26 ,  G11C7/06

Abstract: 本发明涉及存储装置和存储方法。存储装置包括数据存储器单元和状态存储器单元。数据存储器单元包括要通过互补读取模式读取的一对闪速存储器单元，并且1位数据由该一对闪速存储器单元存储在其中。状态存储器单元包括要通过参考读取模式读取的闪速存储器单元，并且状态标志由闪速存储器单元存储在其中。

公开(公告)号：CN115410623A

公开(公告)日：2022-11-29

申请号：CN202210561588.2

申请日：2022-05-23

Applicant: 瑞萨电子株式会社

Inventor： 松原谦 ,  伊藤孝 ,  仓藤崇 ,  带刀恭彦 ,  齐藤朋也 ,  神田明彦

IPC: G11C16/04 ,  G11C16/10

Abstract: 半导体装置包括逻辑电路、存储器和存储装置。该存储装置具有：第一特定信息存储区域，特定信息在焊料回流过程之前被写入到该第一特定信息存储区域中；第二特定信息存储区域，用于更新的特定信息在焊料回流过程之后将写入到该第二特定信息存储区域中；以及数据存储区域。第一特定信息存储区域由具有高回流抗性的存储器单元构成，并且数据即使在焊料回流过程之后也被保留在该存储器单元中。第二特定信息存储区域和数据存储区域由具有低回流抗性的存储器单元构成，并且数据在焊料回流过程期间可以不被保留在该存储器单元中。

公开(公告)号：CN110716693A

公开(公告)日：2020-01-21

申请号：CN201910610918.0

申请日：2019-07-08

Applicant: 瑞萨电子株式会社

Inventor： 仓藤崇 ,  山本智志

IPC: G06F3/06

Abstract: 本申请涉及信息处理器件和控制方法。主机发出当数据更新处理中断时指定的有效数据。控制单元3在存储单元2中存储：第二更新状态标志8_2，其指示第一更新状态标志8_1的更新状态；和第二数据6_2，其指示第一数据6_1的更新状态；以及第三更新状态标志8_3，其指示有效指令标志7的更新状态。当基于有效指令标志7的确定是不可能时，使用数据确定单元4基于第一更新状态标志8_1、第二更新状态标志8_2和第三更新状态标志8_3的值确定第一数据6_1和第二数据6_2中的哪一个数据是有效的。

公开(公告)号：CN109147847A

公开(公告)日：2019-01-04

申请号：CN201810616418.3

申请日：2018-06-15

Applicant: 瑞萨电子株式会社

Inventor： 仓藤崇

IPC: G11C16/08 ,  G11C16/14

Abstract: 本公开涉及半导体装置和闪存存储器控制方法。根据一个实施例，存储器控制器被配置为使得，当存储器控制器控制由第一主设备或第二主设备执行的对闪存存储器的写入/擦除处理时，存储器控制器能够在第一主设备正在对闪存存储器执行写入/擦除处理时禁止执行中的写入/擦除处理的中断，该中断是由于第二主设备对闪存存储器的访问造成的。

公开(公告)号：CN105808456A

公开(公告)日：2016-07-27

申请号：CN201610028282.5

申请日：2016-01-15

Applicant: 瑞萨电子株式会社

Inventor： 仓藤崇 ,  粟谷明

IPC: G06F12/14 ,  G11C16/34

CPC classification number: G06F3/0622 ,  G06F3/0658 ,  G06F3/0679 ,  G06F3/0688 ,  G06F12/1458 ,  G11C16/349

Abstract: 本发明涉及信息处理设备和闪速存储器控制方法。根据本发明的信息处理设备包括：至少一个闪速存储器，所述至少一个闪速存储器包括存储数据的数据存储区以及存储指示所述数据在所述数据存储区中被擦除的次数的擦除计数数据的擦除计数存储区；以及控制电路，所述控制电路连接在处理器与所述至少一个闪速存储器之间。所述控制电路允许由所述处理器改变存储在所述数据存储区中的数据并且抑制由所述处理器改变存储在所述擦除计数存储区中的所述擦除计数数据。