一种低功耗唤醒方法及装置

    公开(公告)号:CN109582371B

    公开(公告)日:2020-05-26

    申请号:CN201811311222.X

    申请日:2018-11-06

    Abstract: 本发明公开了一种低功耗唤醒方法及装置,在低功耗模式下,配置芯片管脚中的输入信号,对输入信号进行信号检测,并在输入信号的电平发生变化时,确定发生变化的信号所对应的管脚,利用该管脚对芯片进行唤醒,通过对芯片的管脚进行输入信号的配置,使得芯片的所有输入输出管脚都具有低功耗唤醒的功能,从而提高芯片应用的灵活性。

    一种IO唤醒电路、微控制器及IO唤醒方法

    公开(公告)号:CN112214098B

    公开(公告)日:2023-03-10

    申请号:CN201910626634.0

    申请日:2019-07-11

    Inventor: 卢知伯 聂玉庆

    Abstract: 本发明涉及一种IO唤醒电路、微控制器及IO唤醒方法,IO唤醒电路中,异或门的输入端分别接入待检测信号和边沿选择信号,异或门的输出端与第一与门的第一输入端连接,第一与门的第二输入端接入检测使能信号;第一与门的输出端与第一RS触发器的置位端连接,第一RS触发器的复位端接入复位信号,第一RS触发器的Q非端与第一反相器连接,第一反相器的输出端与与非门的第一输入端连接;第一与门的输出端还与与非门的第二输入端连接,与非门的输出端与第二RS触发器的复位端连接,第二RS触发器的Q非端与第二反相器连接,第二反相器的输出端与第一寄存器的置位端连接。本发明能够准确检测待检测信号的电平变化,实现IO唤醒,并且功耗低。

    一种控制模块、方法及微控制器芯片

    公开(公告)号:CN112148365A

    公开(公告)日:2020-12-29

    申请号:CN201910563511.7

    申请日:2019-06-26

    Abstract: 本发明涉及一种控制模块、方法及微控制器芯片,该模块包括:硬件读写模块,用于进行SRAM、寄存器和/或外部设备的读取和/或写入;中央处理器,用于处理所述微控制器芯片中的数据和指令,以及访问SRAM、寄存器和外部设备;和电源控制器,用于接收中央处理器发送的指令控制所述硬件读写模块进行数据的读取或写入,以及根据所述硬件读写模块发送的指令控制所述微控制器芯片中的各个模块进入断电模式或正常工作模式。本发明提供的技术方案通过硬件读写模块进行数据的读取和写入,可以使CPU以更快的速度响应断电事件或是唤醒事件,可以满足更多的对响应速度有要求的应用场景。

    一种唤醒中央处理器的方法和装置

    公开(公告)号:CN111158758A

    公开(公告)日:2020-05-15

    申请号:CN201811317138.9

    申请日:2018-11-07

    Inventor: 邓飞扬 卢知伯

    Abstract: 本发明公开了一种唤醒中央处理器的方法和装置,涉及半导体集成电路技术领域,用以解决现有技术中芯片内部任一外设模块有外设事件发生时都会唤醒CPU,造成芯片功耗浪费的问题,本发明方法包括:在中央处理器处于睡眠状态时确定外设模块组,其中所述外设模块组中的外设模块是中央处理器处于睡眠状态过程中发生特定外设事件的外设模块;将所述外设模块组与预先设定的外设模块组进行比较,其中,所述预先设定的外设模块组包括至少一个需要唤醒中央处理器的外设模块;若所述外设模块组与所述预先设定的外设模块组相同,则唤醒中央处理器。由于本发明只有CPU睡眠状态确定的外设模块组与预先设定的外设模块组相同才唤醒CPU,降低了系统功耗。

    存储模块数据访问控制方法、数据访问装置和芯片

    公开(公告)号:CN111078598A

    公开(公告)日:2020-04-28

    申请号:CN201811215412.1

    申请日:2018-10-18

    Inventor: 邓飞扬 卢知伯

    Abstract: 本申请涉及一种存储模块数据访问控制方法、数据访问装置和芯片,该方法包括:检测外设模块触发的外设事件;根据检测到的外设事件和预设的事件优先级,依次生成对应的外设访问请求信号发送至存储模块;外设访问请求信号用于控制存储模块与对应的外设模块进行数据传输。根据检测到的外设事件和预设的事件优先级,依次生成对应的外设访问请求信号发送至存储模块,以控制存储模块与对应的外设模块进行数据传输。通过建立的事件优先级对不同的外设事件依次调用存储模块进行数据传输,可实现不同外设模块对同一个存储模块的分时复用,很好的节省存储模块的存储资源,且减小了芯片的面积和功耗,降低了芯片制作成本。

    一种卷积神经网络运算系统、方法及设备

    公开(公告)号:CN112784952A

    公开(公告)日:2021-05-11

    申请号:CN201911067990.X

    申请日:2019-11-04

    Abstract: 本发明公开了一种卷积神经网络运算系统、方法及设备,用以节省卷积神经网络运算的硬件成本,提高运算能力,所述系统包括:模型解码模块,用于将外部传输的卷积神经网络模型资源解码,得到卷积层模型,并将卷积层模型存储于模型存储模块;模型存储模块,用于存储卷积层模型;数据存储模块,用于存储图像数据和运算结果数据,用于基于卷积层模型,将数据存储模块中存储的图像数据进行卷积神经网络运算,并将运算后的运算结果数据存储于数据存储模块。

    一种IO唤醒电路、微控制器及IO唤醒方法

    公开(公告)号:CN112214098A

    公开(公告)日:2021-01-12

    申请号:CN201910626634.0

    申请日:2019-07-11

    Inventor: 卢知伯 聂玉庆

    Abstract: 本发明涉及一种IO唤醒电路、微控制器及IO唤醒方法,IO唤醒电路中,异或门的输入端分别接入待检测信号和边沿选择信号,异或门的输出端与第一与门的第一输入端连接,第一与门的第二输入端接入检测使能信号;第一与门的输出端与第一RS触发器的置位端连接,第一RS触发器的复位端接入复位信号,第一RS触发器的Q非端与第一反相器连接,第一反相器的输出端与与非门的第一输入端连接;第一与门的输出端还与与非门的第二输入端连接,与非门的输出端与第二RS触发器的复位端连接,第二RS触发器的Q非端与第二反相器连接,第二反相器的输出端与第一寄存器的置位端连接。本发明能够准确检测待检测信号的电平变化,实现IO唤醒,并且功耗低。

    一种ADC电路
    8.
    发明公开

    公开(公告)号:CN111193513A

    公开(公告)日:2020-05-22

    申请号:CN201811357655.9

    申请日:2018-11-15

    Inventor: 卢知伯 陈恒 方励

    Abstract: 本发明公开了一种ADC电路,所述ADC电路包括时延控制模块和至少两个模拟转换器;所述时延控制模块与所述至少两个模拟转换器连接,用于如果接收到转换开始触发信号,按照确定的每个模拟转换器对应的触发间隔,依次触发对应的每个模拟转换器,其中在在前被触发的第一模拟转换器的采样周期内至少一个第二模拟转换器被触发;所述至少两个模拟转换器,用于当接收到所述时延控制模块的触发信号时,进行数据的采样转换处理。本发明中时延控制模块对每个模拟转换器进行流水线方式的依次触发,并且实现多个模拟转换器并行进行采样转换处理数据,实现ADC转换速度的提升,无需改进现有的模拟转换器即可更好地满足实际使用需求。

    一种控制模块、方法及微控制器芯片

    公开(公告)号:CN112148365B

    公开(公告)日:2024-04-05

    申请号:CN201910563511.7

    申请日:2019-06-26

    Abstract: 本发明涉及一种控制模块、方法及微控制器芯片,该模块包括:硬件读写模块,用于进行SRAM、寄存器和/或外部设备的读取和/或写入;中央处理器,用于处理所述微控制器芯片中的数据和指令,以及访问SRAM、寄存器和外部设备;和电源控制器,用于接收中央处理器发送的指令控制所述硬件读写模块进行数据的读取或写入,以及根据所述硬件读写模块发送的指令控制所述微控制器芯片中的各个模块进入断电模式或正常工作模式。本发明提供的技术方案通过硬件读写模块进行数据的读取和写入,可以使CPU以更快的速度响应断电事件或是唤醒事件,可以满足更多的对响应速度有要求的应用场景。

Patent Agency Ranking