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公开(公告)号：CN112118144A
公开(公告)日：2020-12-22
申请号：CN201910531833.3
申请日：2019-06-19
Applicant: 烽火通信科技股份有限公司
IPC: H04L12/26
Abstract: 本发明公开了一种以太网数据帧输出方法及系统，涉及通信技术领域。以太网数据帧输出方法包括：处理器接收调试主机下发的输出指令并转发给FPGA；或者，处理器和FPGA分别保存预设指令；FPGA响应输出指令或者预设指令，从帧头开始捕获并缓存FPGA处理的至少一个以太网数据帧；处理器下发上报信号；FPGA响应上报信号，将存有每个以太网数据帧的存储区域中的缓存数据上报CPU总线后，再存入下一个捕获的以太网数据帧；处理器将上报的缓存数据发送给调试主机。本发明确保得到准确的以太网数据帧。
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公开(公告)号：CN1564526A
公开(公告)日：2005-01-12
申请号：CN200410029811.0
申请日：2004-03-29
Applicant: 烽火通信科技股份有限公司
Abstract: 本发明涉及一种在光网络中识别保护倒换状态和控制命令状态的方法，具体地涉及一种在同步光网络/同步数字系列(SONET/SDH)网络的工作站中识别保护倒换状态及控制命令状态的简易方法，利用本发明的方法可以在不具有网管功能的光网络工作站上对该工作站有关光环路中出现的故障进行初步定位，有利于复杂光网络的维护，还可以防止光网络调节或维护中因控制命令状态不明引起的人为操作错误。
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公开(公告)号：CN101951313B
公开(公告)日：2013-04-10
申请号：CN201010274971.7
申请日：2010-09-08
Applicant: 烽火通信科技股份有限公司
Abstract: 本发明涉及一种基于FPGA的SFI4.1装置，该装置内用FPGA实现SFI4.1接口，通过SFI4.1接口分别连接FPGA器件与OTN系统中ASIC芯片，在ASIC芯片和FPGA器件上共用参考时钟REFCLK，且数据发送方向的发送时钟均直接采用参考时钟REFCLK，接收方向的接收时钟则直接采用随路时钟处理。本发明实现了高速源同步数据在FPGA器件内部的正确接收与发送，将OIF提出的串并行转换器与成帧器间并行接口(SFI4.1)采用FPGA器件的资源实现，便于在FPGA器件内部对采用SFI4.1传输的10G源同步并行总线信号进行处理，实际使用中增强了系统处理ODU2信号的灵活性，进一步满足了设备的实际要求，同时为今后的源同步接口设计提供技术积累。
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公开(公告)号：CN102665151A
公开(公告)日：2012-09-12
申请号：CN201210122143.0
申请日：2012-04-24
Applicant: 烽火通信科技股份有限公司
Abstract: 本发明涉及一种分组传送网中SDH业务DCC开销的处理方法及装置，包括外接SDRAM，且该装置采用基于SDRAM的三级缓存结构，第一级缓存存在于以太网到多路HDLC解复用模块中，第二级缓存为SDRAM，第三级缓存存在于HDLC发送处理模块中，第一和第三级缓存辅助第二级缓存完成多路并行DCC开销数据的存贮转发功能，完成背板侧以太网时钟速率和线路侧开销时钟速率的适配功能；第二级缓存SDRAM的空间分配依据需要处理的DCC开销路数均匀分配。本发明所述的处理方法及装置，通过外接SDRAM缓解DCC开销处理对RAM资源的需求，可进行多路DCC开销处理，且设计了基于SDRAM的三级缓存结构，它可以有效解决多路DCC开销数据的并行传输需求。
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Patent Agency Ranking
公开(公告)号：CN102510355A
公开(公告)日：2012-06-20
申请号：CN201110354473.8
申请日：2011-11-10
Applicant: 烽火通信科技股份有限公司
Abstract: 本发明公开了一种PTN系统中实现开销数据灵活增减的方法，其特征在于，将每个槽位的开销数据分别等分为与该槽位对应的多个单帧，且与每个槽位对应的所述多个单帧分别复合为与该槽位对应的一个复帧，由每个所述复帧携带的开销数据根据系统时钟和开销时钟进行更新，每个所述单帧包括X个开销时钟周期，X等于系统时钟周期除以开销时钟周期。本发明，采用复帧结构，即通过多个单帧来完成一次开销传递，每个单帧帧头包含相应的槽位标识和开销类型，这样就可以通过调整复帧中单帧的数量灵活地实现大量开销数据的传递。
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公开(公告)号：CN112118144B
公开(公告)日：2022-04-29
申请号：CN201910531833.3
申请日：2019-06-19
Applicant: 烽火通信科技股份有限公司
Abstract: 本发明公开了一种以太网数据帧输出方法及系统，涉及通信技术领域。以太网数据帧输出方法包括：处理器接收调试主机下发的输出指令并转发给FPGA；或者，处理器和FPGA分别保存预设指令；FPGA响应输出指令或者预设指令，从帧头开始捕获并缓存FPGA处理的至少一个以太网数据帧；处理器下发上报信号；FPGA响应上报信号，将存有每个以太网数据帧的存储区域中的缓存数据上报CPU总线后，再存入下一个捕获的以太网数据帧；处理器将上报的缓存数据发送给调试主机。本发明确保得到准确的以太网数据帧。
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公开(公告)号：CN105227544A
公开(公告)日：2016-01-06
申请号：CN201510560581.9
申请日：2015-09-06
Applicant: 烽火通信科技股份有限公司
IPC: H04L29/06
CPC classification number: H04L69/08
Abstract: 本发明公开了一种实现不同协议报文转换的装置及方法，该装置包括：第一XAUI器件和第二XAUI器件用于将从接收的协议一、协议二报文数据流解成第一、第二数据字节或控制字符；或将第二、第一数据字节或控制字符转换成协议二、协议一报文数据流发送；协议一净荷抽取器件和协议二净荷抽取器件用于抽取第一、第二数据字节或控制字符的净荷数据和通道信息；净荷协议二成帧器件和净荷协议一成帧器件用于将协议一、协议二净荷抽取器件抽取的净荷数据和通道信息按协议二和协议一的数据报文格式组帧，输出第二、第一数据字节或控制字符。本发明通过对初始报文中净荷数据和通道信息的提取、重组，实现了不同协议报文的转换，增加方案的可选性，实现利益最大化。
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公开(公告)号：CN102123086B
公开(公告)日：2013-10-02
申请号：CN201110040061.7
申请日：2011-02-18
Applicant: 烽火通信科技股份有限公司
IPC: H04L12/723 , H04Q11/00
Abstract: 本发明公开了一种处理分组传送设备通信通道光方向信息的方法，涉及分组传送网设备领域，该方法包括步骤：在分组传送网设备的管理通信通道MCC和信令通信通道SCC中，对光方向信息进行标识；所述光方向信息包括槽位信息和光端口信息，将槽位信息置于光方向信息的高位，将光端口信息置于光方向信息的低位；管理卡识别其收到的管理帧携带的光方向信息的高位并进行处理，业务卡识别其收到的管理帧携带的光方向信息的低位并进行处理。本发明中业务卡处理光方向信息中的光端口信息，管理卡处理槽位信息，业务卡的工作量减少，工作效率提高，实现简单，管理高效；系统增加槽位或开发新系统时，只需更新管理卡，业务卡不需改动，就能实现兼容。
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公开(公告)号：CN102413389A
公开(公告)日：2012-04-11
申请号：CN201110401576.5
申请日：2011-12-06
Applicant: 烽火通信科技股份有限公司
IPC: H04Q11/00
Abstract: 本发明涉及一种80G容量异步ODU0的交叉实现方法，首先构建64路ODU0的同步化处理单元和64路同步化处理后的ODU0信号交叉输出模块，所述同步化处理单元中包括64个同步处理模块，完成64路并行ODU0信号的同步化，所述64路并行ODU0信号为64路异步ODU0信号，将所有异步信号变为同一时钟域的信号，共64组信号，全部同步在时钟REF_CLK上，REF_CLK是本地参考时钟，也是所有ODU0信号需要同步输出的时钟，然后在这一时钟域进行全交叉处理，最后将全交叉的数据经过后端成帧处理后数据输出。本发明在FPGA器件中可以方便的设计出大容量异步ODU0的交叉功能，提供了一种大容量异步ODU0交叉在FPGA器件中实现的方法，从而使得设备具备大容量ODU0的交叉功能。
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