公开(公告)号：CN116050310A

公开(公告)日：2023-05-02

申请号：CN202211476683.9

申请日：2022-11-23

Applicant: 湖北航天技术研究院总体设计所

Inventor： 史恒吉 ,  石颢 ,  陈军花 ,  杨子薇 ,  黄润烨 ,  向璨

IPC: G06F30/327 ,  G06F30/331 ,  G06F11/26

Abstract: 本申请涉及一种vivado工程的RTL代码提取方法及装置，涉及FPGA软件验证技术领域，该方法包括以下步骤：S1、获取预设的vivado工程指定仿真路径以及RTL代码预存路径；读取vivado工程指定仿真路径的*_compile.do文件中包含RTL代码的数据行，存储至预设存储文件中；将存储包含RTL代码的数据行的预设存储文件的dos系统识别路径修改为windows系统识别路径；基于预设存储文件的windows系统识别路径，将RTL代码复制至RTL代码预存路径中。本申请对vivado工程的RTL代码进行提取，并进行对应的配置工作，具有较高的通用性，并且能够为后期仿真工作提供便利。

公开(公告)号：CN117632706A

公开(公告)日：2024-03-01

申请号：CN202311541707.9

申请日：2023-11-16

Applicant: 湖北航天技术研究院总体设计所

Inventor： 史恒吉 ,  石颢 ,  陈军花 ,  杨子薇 ,  胡文彤 ,  江柳 ,  余杰 ,  向璨

IPC: G06F11/36

Abstract: 本申请提供一种FPGA软件半实物测试系统，该系统包括：FPGA目标板卡、控制器、数字可重配置模块和高速串行板卡；所述FPGA目标板卡上用于烧写被测FPGA软件；所述控制器与所述数字可重配置模块和所述高速串行板卡均相连，其用于向所述数字可重配置模块和所述高速串行板卡发送测试数据；所述数字可重配置模块与所述FPGA目标板卡相连，用于根据所述测试数据对所述被测FPGA软件的低速接口进行测试；所述高速串行板卡与所述FPGA目标板卡相连，用于根据所述测试数据对所述被测FPGA软件的高速串行接口进行测试。该系统具有良好的通用性，适用于不同FPGA软件的测试需求，使用灵活，方便异常用例的注入，有效的提高了FPGA软件的测试效率。