公开(公告)号：CN109947608B

公开(公告)日：2020-04-24

申请号：CN201910166844.6

申请日：2019-03-06

Applicant: 清华大学

Inventor： 汪玉 ,  葛广君 ,  郭开元 ,  李文硕

IPC: G06F11/22 ,  G06F11/267 ,  G06N3/00 ,  G06N3/04

Abstract: 本发明公开了一种FPGA加法树单粒子翻转故障检测方法及装置，该方法包括：S1：定义加法树中最下层的二输入加法器为第1层加法器，比最下层高一层的为第2层加法器，直到最高层为第k层加法器；S2：针对第i层的加法器，对每个加法器进行各自二输入空间的遍历，并在加法树的最终输出端校验所有加法器二输入累加的结果；S3：根据加法树的遍历校验结果进行判决；S4：在第i层加法器通过遍历校验后，将第i层每个加法器的一个输入设为固定值，动态调整另一个输入，使两个输入的和遍历第i+1层加法器的输入空间，且令i＝i+1并继续执行S2。该方法采用分层检测算法可在多项式复杂度的检测循环内将检测完成，降低检测时延和检测功耗。

公开(公告)号：CN116702837A

公开(公告)日：2023-09-05

申请号：CN202310537759.2

申请日：2023-05-12

Applicant: 华为技术有限公司 ,  清华大学

Inventor： 陆璞 ,  李文硕 ,  宁雪妃 ,  孙寒泊 ,  陈醒濠 ,  汪玉 ,  王云鹤

IPC: G06N3/0464 ,  G06N3/048 ,  G06N3/096 ,  G06N3/091 ,  G06N3/065 ,  G06F8/60 ,  G06V10/774 ,  G06V10/778 ,  G06V10/82 ,  G06V10/94

Abstract: 本申请提供一种模型的部署方法，包括获取待部署的神经网络模型，该神经网络模型包括多个融合层，该融合层依次包括批正则化层、激活层和卷积层；将神经网络模型部署到存在读和/或写错误的计算设备上；将训练样本作为神经网络模型的输入，利用上一层卷积层的输出，校准当前层批正则化层的参数。本申请通过将融合层的融合顺序修改为批正则化层、激活层和卷积层，将卷积层和批正则化层进行解耦，可实现利用上一层卷积层的输出校准当前层批正则化层的均值和方差，大幅度消除计算设备的读写错误对其上部署的神经网络模型的推理结果的影响。

公开(公告)号：CN109947608A

公开(公告)日：2019-06-28

申请号：CN201910166844.6

申请日：2019-03-06

Applicant: 清华大学

Inventor： 汪玉 ,  葛广君 ,  郭开元 ,  李文硕

IPC: G06F11/22 ,  G06F11/267 ,  G06N3/00 ,  G06N3/04

Abstract: 本发明公开了一种FPGA加法树单粒子翻转故障检测方法及装置，该方法包括：S1：定义加法树中最下层的二输入加法器为第1层加法器，比最下层高一层的为第2层加法器，直到最高层为第k层加法器；S2：针对第i层的加法器，对每个加法器进行各自二输入空间的遍历，并在加法树的最终输出端校验所有加法器二输入累加的结果；S3：根据加法树的遍历校验结果进行判决；S4：在第i层加法器通过遍历校验后，将第i层每个加法器的一个输入设为固定值，动态调整另一个输入，使两个输入的和遍历第i+1层加法器的输入空间，且令i＝i+1并继续执行S2。该方法采用分层检测算法可在多项式复杂度的检测循环内将检测完成，降低检测时延和检测功耗。

公开(公告)号：CN109948788B

公开(公告)日：2021-01-15

申请号：CN201910170542.6

申请日：2019-03-07

Applicant: 清华大学

Inventor： 汪玉 ,  李文硕 ,  葛广君 ,  郭开元

IPC: G06N3/063

Abstract: 本发明提出一种基于FPGA的神经网络加速器，其中，神经网络加速器包括：计算单元阵列，用于根据预设的并行度，对输入序列进行运算处理，得到输出序列；自检模块，用于获取计算单元阵列的工作模式，当工作模式为空转周期时，对计算单元阵列进行自检校验，以及当工作模式为工作周期时，对输出序列进行纠错处理。该方法能够以较低的硬件代价实现减轻甚至排除硬件故障对神经网络加速器的影响，提高硬件故障的容错能力。

公开(公告)号：CN109948788A

公开(公告)日：2019-06-28

申请号：CN201910170542.6

申请日：2019-03-07

Applicant: 清华大学

Inventor： 汪玉 ,  李文硕 ,  葛广君 ,  郭开元

IPC: G06N3/063

Abstract: 本发明提出一种基于FPGA的神经网络加速器，其中，神经网络加速器包括：计算单元阵列，用于根据预设的并行度，对输入序列进行运算处理，得到输出序列；自检模块，用于获取计算单元阵列的工作模式，当工作模式为空转周期时，对计算单元阵列进行自检校验，以及当工作模式为工作周期时，对输出序列进行纠错处理。该方法能够以较低的硬件代价实现减轻甚至排除硬件故障对神经网络加速器的影响，提高硬件故障的容错能力。

公开(公告)号：CN108596336A

公开(公告)日：2018-09-28

申请号：CN201810371573.3

申请日：2018-04-24

Applicant: 清华大学

Inventor： 李文硕 ,  汪玉 ,  余金城 ,  宁雪妃 ,  王鹏军 ,  魏琦 ,  杨华中

IPC: G06N3/08 ,  G06N3/06 ,  G06F21/75

Abstract: 本发明公开了一种针对神经网络的软硬件联合攻击方法及装置，其中，方法包括以下步骤：通过软件层面的预设训练流程将含有木马的子神经网络隐藏在原有的神经网络中，以在不影响原有的神经的精度下，植入木马；判断是否满足攻击条件；如果满足攻击条件，则通过硬件层面的预设硬件木马电路触发含有木马的子神经网络，以达到软硬件联合攻击的目的。该方法通过软件和硬件结合的方式在无需修改输入图片的情况下实现对神经网络的攻击，从而有效增减攻击的隐蔽性、可行性，简单易实现。