公开(公告)号：CN109615059A

公开(公告)日：2019-04-12

申请号：CN201811315318.3

申请日：2018-11-06

Applicant: 海南大学

Inventor： 刘大可 ,  苗志东 ,  杨兵强

IPC: G06N3/04 ,  G06N3/063

Abstract: 本发明提供一种卷积神经网络中边缘填充和滤波器膨胀运算方法及系统，包括：根据输入的数据块和滤波器数据块的控制信号，对边缘填充运算后的输入数据块和膨胀运算后的滤波器数据块进行填零判定，获得数据控制信号；根据数据控制信号，对第一输入数据向量和第一滤波器数据向量进行填零运算，获得第二输入数据向量和第二滤波器数据向量；对第二输入数据向量和第二滤波器数据向量进行卷积神经网络的逻辑运算。本发明提供的方法，依据程序中提供的对滤波器数据块和输出数据块的索引向量来判断当前运算是否处在输入填零或者滤波器填零的位置，用硬件结构实现原来需要软件编程实现的判断跳转功能，实现对输入边缘填充运算、滤波器膨胀运算的加速。

公开(公告)号：CN109558170A

公开(公告)日：2019-04-02

申请号：CN201811314543.5

申请日：2018-11-06

Applicant: 海南大学

Inventor： 刘大可 ,  刘劭晗 ,  杨兵强

IPC: G06F9/38

CPC classification number: G06F9/3853 ,  G06F9/3887

Abstract: 本发明提供一种支持数据级并行和多指令融合的二维数据通路架构，包括逐层依次设置的并行乘法单元、二维算术单元和后处理单元；所述并行乘法单元由多个并行的乘法器构成，用于并行执行多路实数的相乘运算、指数运算或者旁路操作；所述二维算术单元的输入端连接所述并行乘法单元的输出端，且所述二维算术单元包括多个呈二维排布的纵向多层、各层横向并行的算术逻辑单元，各纵向多层之间以及各层横向并行的算术逻辑单元之间通过数据交换网络进行连接；所述后处理单元的输入端连接所述二维算术单元的输出端，用于执行后处理操作。本发明能够有效提高该架构在特殊数字信号处理中的普遍适用性，并有效提高架构的处理性能及效率。

公开(公告)号：CN109615059B

公开(公告)日：2020-12-25

申请号：CN201811315318.3

申请日：2018-11-06

Applicant: 海南大学

Inventor： 刘大可 ,  苗志东 ,  杨兵强

IPC: G06N3/04 ,  G06N3/063

Abstract: 本发明提供一种卷积神经网络中边缘填充和滤波器膨胀运算方法及系统，包括：根据输入的数据块和滤波器数据块的控制信号，对边缘填充运算后的输入数据块和膨胀运算后的滤波器数据块进行填零判定，获得数据控制信号；根据数据控制信号，对第一输入数据向量和第一滤波器数据向量进行填零运算，获得第二输入数据向量和第二滤波器数据向量；对第二输入数据向量和第二滤波器数据向量进行卷积神经网络的逻辑运算。本发明提供的方法，依据程序中提供的对滤波器数据块和输出数据块的索引向量来判断当前运算是否处在输入填零或者滤波器填零的位置，用硬件结构实现原来需要软件编程实现的判断跳转功能，实现对输入边缘填充运算、滤波器膨胀运算的加速。

公开(公告)号：CN109656641A

公开(公告)日：2019-04-19

申请号：CN201811314496.4

申请日：2018-11-06

Applicant: 海南大学

Inventor： 刘大可 ,  苗志东 ,  杨兵强

IPC: G06F9/448

Abstract: 本发明实施例提供一种多层循环程序的运行系统和方法，通过将多层循环程序按程序代码的方式逐条存储，并且程序代码的类型包括数据运算程序代码和循环体描述代码，并根据当前输入的存储地址获取当前运行代码，再根据当前运行代码对每一循环体的循环次数和对每一循环体内数据运算程序代码的运行数量进行计数，根据当前运行代码和每一计数结果进行状态跳转，根据跳转后的状态获取下一运行代码的存储地址。该系统和方法仅根据当前运行代码并通过计数器计数的方式就能获取下一运行代码的存储地址，从而避免了现有技术中各种循环条件的复杂判断，简化了多层循环程序的运行过程，提高了多层循环程序的运行效率。

公开(公告)号：CN109634556A

公开(公告)日：2019-04-16

申请号：CN201811314546.9

申请日：2018-11-06

Applicant: 海南大学

Inventor： 刘大可 ,  苗志东 ,  杨兵强

IPC: G06F7/52

Abstract: 本发明实施例提供了一种乘累加器，包括：M级运算列，每一级运算列中包括若干个寄存器；其中，第一级运算列由N个乘法运算单元组成，每个乘法运算单元连接一个寄存器；第二级至第M‑1级运算列由加法运算单元组成，每个加法运算单元连接一个寄存器，第i级的加法运算单元数量为第M级运算列由个多路选择器以及N个寄存器组成，第j个多路选择器包括k+1‑b个输入端口，输入端口分别连接第二级到第k+2‑b级中第j个加法运算单元所连接的寄存器。本发明实施例提供的一种乘累加器及累加输出方法，既可以实现时间维度对乘法运算单元输出的累加，又可以对多路乘法运算单元输出进行分组累加，提高了乘累加器的灵活度，满足多种运算形式对乘累加器的需求。