一种指令执行方法、处理器、芯片及电子设备

    公开(公告)号:CN119201228A

    公开(公告)日:2024-12-27

    申请号:CN202411180689.0

    申请日:2024-08-26

    Inventor: 姚涛

    Abstract: 本申请实施例提供一种指令执行方法、处理器、芯片及电子设备,其中方法包括:获取点积计算指令;解码所述点积计算指令,得到多个源操作数;所述多个源操作数至少包括第一位宽的浮点数;根据所述多个源操作数确定第一中间操作结果和第二中间操作结果;至少基于所述源操作数所确定的指数情况,从所述第一中间操作结果和第二中间操作结果中,选择目标操作数的尾数;以及,结合目标操作数的符号位、指数和尾数,得到目标操作数。本申请实施例可以直接对第一位宽的浮点数进行点积计算,能够减少指令执行方法的计算量,提高处理器执行点积计算指令的性能。

    缓冲存储装置、处理器及电子设备

    公开(公告)号:CN112667534B

    公开(公告)日:2023-10-20

    申请号:CN202011626198.6

    申请日:2020-12-31

    Inventor: 贾琳黎 姚涛 林江

    Abstract: 本申请涉及一种缓冲存储装置、处理器及电子设备。缓冲存储装置中第一级替换模块在目标缓存组包括的N个缓存单元中存在满足目标服务质量要求,且无效的缓存单元时,从满足目标服务质量要求且无效的缓存单元中选取出一条目标缓存单元,第二级替换模块在目标缓存组包括的N个缓存单元中不存在满足目标服务质量要求,且无效的缓存单元时,从目标缓存组包括的N个缓存单元中,随机选取出一条中间待选缓存单元,并在中间待选缓存单元满足目标服务质量要求时,将中间待选缓存单元作为目标缓存单元,第三级替换模块在中间待选缓存单元不满足目标服务质量要求时,重新选取目标缓存单元。本申请实施例提供的缓冲存储装置能够提高缓冲存储装置的命中率。

    带宽控制设备、多线程控制器系统及访存带宽控制方法

    公开(公告)号:CN112083957B

    公开(公告)日:2023-10-20

    申请号:CN202010991780.6

    申请日:2020-09-18

    Abstract: 本申请提供一种带宽控制设备、多线程控制器系统及访存带宽控制方法,带宽控制设备分别与LLC以及处理器核连接,处理器核支持多线程,处理器核与多级cache相通信;带宽控制设备用于获取LLC向下级存储单元发送的第一访存指令;带宽控制设备用于确定第一线程标识对应的第一处理优先级,并确定第一线程在预设时钟周期后发送访存指令的限制率;带宽控制设备用于向第一处理器核发送限制率,指示处理器核根据限制率,限制第一线程在预设时钟周期发送访存指令的数量。在处理器核的环节就实现了对低优先级的线程的访存带宽的限制,使得高优先级的线程生成访存指令在cache中可使用的缓存资源更多,兼顾对低优先级线程的带宽资源限制以及高优先级线程的顺畅运行。

    多线程处理器系统及访存带宽控制方法

    公开(公告)号:CN112099974B

    公开(公告)日:2023-09-08

    申请号:CN202010992582.1

    申请日:2020-09-18

    Abstract: 本申请提供一种多线程处理器系统及访存带宽控制方法,包括:多级高速缓存cache,多级cache包括最后一级高速缓存LLC;LLC配置有第一缺失访存队列以及第一监控单元,第一缺失访存队列用于存储缺失访存请求;第一监控单元用于检测第一缺失访存队列中每个线程生成的访存请求的占比;当存在一目标线程生成的访存请求的第一占比超过第一设定阈值时,第一监控单元用于根据第一占比,确定第一限制度;第一监控单元用于将第一限制度发送给LLC的上一级存储单元。通过先明确出需要被限制的目标线程,然后再在LLC的上一级存储单元对目标线程生成的访存请求进行限制,在降低线程间干扰的同时,避免了在高级别的cache中对访存带宽进行带宽管理常常出现的不精确的问题。

    一种指令发射方法、处理器、芯片及电子设备

    公开(公告)号:CN114968372A

    公开(公告)日:2022-08-30

    申请号:CN202210493012.7

    申请日:2022-05-07

    Inventor: 姚涛

    Abstract: 本申请实施例提供一种指令发射方法、处理器、芯片及电子设备,其中方法包括:在当前时钟周期,将待加入指令队列的指令,加入到指令队列中的移动队列;其中,指令队列包括移动队列和静态队列,并且指令队列的entry划分为移动队列的entry和静态队列的entry;在当前时钟周期,确定移动队列和静态队列中满足指令就绪条件的候选指令;根据候选指令,选择当前时钟周期发射的指令并进行发射;将移动队列中当前时钟周期未发射的指令,以移动到移动队列的队头为目标,在移动队列中顺序向前移动;并且将位于移动队列的队头且当前时钟周期未发射的指令,加入到静态队列中。本申请实施例可在满足处理器的时序要求的情况下,降低指令发射的功耗,提升处理器的性能。

    数据处理方法及装置、电子装置和存储介质

    公开(公告)号:CN114217861A

    公开(公告)日:2022-03-22

    申请号:CN202111478651.8

    申请日:2021-12-06

    Inventor: 贾琳黎 姚涛 林江

    Abstract: 一种数据处理方法及装置、电子装置和存储介质。该数据处理方法用于计算机系统,计算机系统包括分别用于多个处理器的多个私有缓存和共享缓存,数据处理方法包括:将共享缓存中预定被逐出的缓存块尝试预取到多个私有缓存中可以接受缓存块的目标私有缓存中。数据处理方法提高了私有缓存的命中率,提升了处理器性能。

    处理器的高速缓存系统、方法、设备和计算机介质

    公开(公告)号:CN113821324A

    公开(公告)日:2021-12-21

    申请号:CN202111094888.6

    申请日:2021-09-17

    Inventor: 姚涛 贾琳黎

    Abstract: 提供处理器的高速缓存系统、其方法、设备和计算机可读介质,该系统包括:高速缓存器,被配置为用于多个硬件装置共享,其中,所述高速缓存器中的各个资源与各自的服务类别相关,其中属于第一服务类别的第一线程能使用与该第一服务类别相关的高速缓存资源,且属于第二服务类别的第二线程能使用与该第二服务类别相关的高速缓存资源;控制单元,被配置为响应于所述第一线程的请求命中与所述第二服务类别相关的高速缓存资源,基于所述第一服务类别的占有优先级和所述第二服务类别的占有优先级,来确定是否将所述第一线程的请求的数据迁移到与所述第一服务类别相关的高速缓存资源。

    缓冲存储装置、处理器及电子设备

    公开(公告)号:CN112667534A

    公开(公告)日:2021-04-16

    申请号:CN202011626198.6

    申请日:2020-12-31

    Inventor: 贾琳黎 姚涛 林江

    Abstract: 本申请涉及一种缓冲存储装置、处理器及电子设备。缓冲存储装置中第一级替换模块在目标缓存组包括的N个缓存单元中存在满足目标服务质量要求,且无效的缓存单元时,从满足目标服务质量要求且无效的缓存单元中选取出一条目标缓存单元,第二级替换模块在目标缓存组包括的N个缓存单元中不存在满足目标服务质量要求,且无效的缓存单元时,从目标缓存组包括的N个缓存单元中,随机选取出一条中间待选缓存单元,并在中间待选缓存单元满足目标服务质量要求时,将中间待选缓存单元作为目标缓存单元,第三级替换模块在中间待选缓存单元不满足目标服务质量要求时,重新选取目标缓存单元。本申请实施例提供的缓冲存储装置能够提高缓冲存储装置的命中率。

    一种加速SM3算法的方法、处理器、芯片及电子设备

    公开(公告)号:CN112367158A

    公开(公告)日:2021-02-12

    申请号:CN202011228846.2

    申请日:2020-11-06

    Inventor: 姚涛

    Abstract: 本申请实施例提供一种加速SM3算法的方法、处理器、芯片及电子设备,其中方法包括:获取分组消息;基于分组消息划分初始的多个消息字,其中,初始的多个消息字按照消息字的顺序平均划分到多个消息字操作数;在已得到k个消息字操作数的情况下,基于第k‑3个至第k‑1个消息字操作数,计算第k‑3个中间消息字操作数;其中,k≥4,1个消息字操作数包括按序排列的多个消息字,1个中间消息字操作数包括按序排列的多个中间消息字;基于所述第k‑3个中间消息字操作数以及第k个消息字操作数,计算第k+1个消息字操作数。本申请实施例可提高SM3算法的计算速度,进一步的,本申请实施例还可减少硬件实现的复杂度和代价。

    基于容量共享的调取指令的方法及装置

    公开(公告)号:CN115098169B

    公开(公告)日:2024-03-05

    申请号:CN202210730435.6

    申请日:2022-06-24

    Abstract: 一种调取指令的方法及装置、处理装置及存储介质。调取指令的方法包括:生成第一指令的取指地址;响应于第一取指模式,基于取指地址,尝试从一个或多个共享缓存单元的至少一个中获取未经译码的指令数据;响应于第二取指模式,基于取指地址,尝试从一个或多个共享缓存单元的至少一个中获取经译码的指令数据;其中,共享缓存单元中包含用于存储未经译码的指令数据的容量空间,以及用于存储经译码的指令数据的容量空间。

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