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公开(公告)号：CN110941582B
公开(公告)日：2021-06-29
申请号：CN201911088692.9
申请日：2019-11-08
Applicant: 浪潮(北京)电子信息产业有限公司
Abstract: 本申请所提供的一种BMC芯片的USB总线结构，包括：USB Host；与USB Host通过USB总线连接的USB转接模块；USB转接模块包括USB phy和USB集线器；与USB集线器相连的缓存模块，用于缓存USB数据包并对USB包进行信号格式转换，以及转发USB数据包；一端与缓存模块相连，另一端用于与外界USB设备相连的USB协议处理模块，用于执行USB格式对应的协议处理。本申请通过在集线器下端采用缓存模块，省去了多个phy的开销，有效减小了芯片面积，减少了数据读写的时间，提高了数据传输效率。本申请还提供一种BMC芯片的USB总线通信方法和一种计算机可读存储介质，具有上述有益效果。
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公开(公告)号：CN105763177B
公开(公告)日：2018-09-07
申请号：CN201610074392.5
申请日：2016-02-02
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: H03K5/24
Abstract: 本发明公开了一种迟滞比较器，包括两级运算放大器，用于提供增益；正反馈电路，用于根据其设置参数获取对应的阈值电压；使能控制电路，用于通过输出使能信号控制所述迟滞比较器处于工作状态或静态。该迟滞比较器，在运算放大器的内部引入正反馈电路有利于集成，通过正反馈电路相关参数的调整可以获取不同的阈值电压，使得迟滞比较器具有良好的输出特性。此外，由于加入了使能控制电路，通过使能控制电路的输出信号可以控制迟滞比较器的状态，有利于降低迟滞比较器的功耗。
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公开(公告)号：CN105372582B
公开(公告)日：2018-05-25
申请号：CN201510927655.8
申请日：2015-12-14
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G01R31/303
Abstract: 本发明公开了一种模块级边界扫描链的生成方法及系统，包括分析初始网表的边界逻辑，提取初始网表的每个端口的边界逻辑信息，生成边界逻辑报告；根据边界逻辑报告设置测试配置模板生成测试配置文件；根据测试配置文件在初始网表的端口插入边界测试逻辑，并同时对边界寄存器进行标定；根据边界寄存器的标定信息，产生相应的输入端口扫描链和输出端口扫描链，生成修改后的最终网表；可见，该边界扫描链在模块内部逻辑测试时作为输入端口加载测试向量和输出端口采集测试生成数据，在模块外部逻辑测试时作为模块的包装，屏蔽模块内部逻辑，仅提供少数边界逻辑供模块外部测试，提高各模块之间及子模块与顶层之间的逻辑测试覆盖率。
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公开(公告)号：CN105808824A
公开(公告)日：2016-07-27
申请号：CN201610110026.0
申请日：2016-02-26
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F17/50
Abstract: 本发明公开了一种ASIC设计时钟网络重构系统及方法，包括时钟结点分析及锚定单元，用于依据重构配置文件对ASIC前端网表中的时钟网络结构进行分析，得到分析结果并对时钟网络结构中的待改造网络结点进行锚定；测试时钟插入单元，用于分别对待改造网络结点进行改造，得到改造后的ASIC设计时钟网络结构；时钟连接重布单元，用于依据分析结果对改造后的ASIC设计时钟网络结构中特定的时钟连接进行调整，得到重构时钟网络结构；重构时钟网络输出单元，用于输出重构时钟网络结构的报告文件以及重构后的ASIC设计网表。该系统为ASIC设计后端流程时时钟网络的改造提供了一个统一规划和调整的平台，大大降低了由此带来的设计返工，提高了整体研发的效率。
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公开(公告)号：CN105574295A
公开(公告)日：2016-05-11
申请号：CN201610074394.4
申请日：2016-02-02
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F17/50
CPC classification number: G06F17/5045
Abstract: 本发明公开了一种获取JK触发器的状态表达式的方法，包括：在时序逻辑电路的次态卡诺图上获取待求解引脚的次态卡诺图；对所述待求解引脚的次态卡诺图分割为第一分割部分和第二分割部分；其中，所述第一分割部分为Qn＝0对应的次态卡诺图，所述第二分割部分为和Qn＝1对应的次态卡诺图；Qn为第n个待求解引脚的标号，n为大于或等于0的正整数。由此可见，通过上述方法，无需对待求解引脚的状态表达式进行转换，提高了效率。此外，本发明还公开一种获取JK触发器的状态表达式的装置。
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Patent Agency Ranking
公开(公告)号：CN105510619A
公开(公告)日：2016-04-20
申请号：CN201510836631.1
申请日：2015-11-26
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G01P3/44
CPC classification number: G01P3/44
Abstract: 本发明公开了一种电机转速测量装置，包括霍尔传感器，用于测量电机的转速，生成测速脉冲，并将测速脉冲发送至与非门；定时单元，用于在预设周期输出高电平发送至与非门；与非门依据测速脉冲以及高电平输出转速信号至计数单元；计数单元依据转速信号进行计数，得到计数结果，并对计数结果进行译码，得到译码信号；数码管，用于依据译码信号对电机的转速进行显示。可见，本发明提供的电机转速测量装置结构简单，操作方便且准确性高，与现有技术中专门的转速测量仪相比，大大降低了成本。
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公开(公告)号：CN105303000A
公开(公告)日：2016-02-03
申请号：CN201510837449.8
申请日：2015-11-26
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F17/50
Abstract: 本发明公开了一种电路设计方法，包括：依据设计电路的需求生成RTL代码，其中，RTL代码描述的设计电路包括N个寄存器和M个组合逻辑；分别依据各个寄存器的特性从TB逻辑、RM逻辑以及TB/RM混合逻辑中选择相应的逻辑，依据寄存器对应的RTL代码以及相应的逻辑构建相应的电路模块；对得到的N个电路模块以及M个组合逻辑进行综合优化，得到门级网表，进而依据门级网表得到设计电路。在将寄存器RTL代码转换为电路模块时充分考虑了各个寄存器的特性，选择与寄存器最适合的逻辑，从而实现了转换成的电路模块的性能最优且电路最简，进而使得最终得到的设计电路的面积以及功耗都很小。本发明还公开了一种电路设计系统。
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公开(公告)号：CN105095607B
公开(公告)日：2019-01-08
申请号：CN201510587581.8
申请日：2015-09-15
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F17/50
Abstract: 本发明涉及芯片设计技术领域，特别是涉及一种针对ASIC设计中网表逻辑冗余的优化方法及系统，该方法包括：对ASIC设计过程中的网表进行针对逻辑冗余的分析处理，得到初始分析数据；提取初始分析数据中的冗余特征，并识别出网表的逻辑冗余；利用冗余特征，对网表的逻辑冗余进行分类，并利用逻辑冗余所属类别对应的划分方式，对逻辑冗余进行冗余节点划分，得到逻辑冗余的冗余节点；利用逻辑冗余的冗余节点，删除逻辑冗余，得到优化后的网表。相较现有技术，本发明能识别出更多类别的逻辑冗余并进行优化，以及能够对不同类别的逻辑冗余进行自动删除，以此，有效地减少了ASIC设计逻辑冗余，进而降低了设计冗余度。
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公开(公告)号：CN105372582A
公开(公告)日：2016-03-02
申请号：CN201510927655.8
申请日：2015-12-14
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G01R31/303
CPC classification number: G01R31/303
Abstract: 本发明公开了一种模块级边界扫描链的生成方法及系统，包括分析初始网表的边界逻辑，提取初始网表的每个端口的边界逻辑信息，生成边界逻辑报告；根据边界逻辑报告设置测试配置模板生成测试配置文件；根据测试配置文件在初始网表的端口插入边界测试逻辑，并同时对边界寄存器进行标定；根据边界寄存器的标定信息，产生相应的输入端口扫描链和输出端口扫描链，生成修改后的最终网表；可见，该边界扫描链在模块内部逻辑测试时作为输入端口加载测试向量和输出端口采集测试生成数据，在模块外部逻辑测试时作为模块的包装，屏蔽模块内部逻辑，仅提供少数边界逻辑供模块外部测试，提高各模块之间及子模块与顶层之间的逻辑测试覆盖率。
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公开(公告)号：CN111683253A
公开(公告)日：2020-09-18
申请号：CN202010537367.2
申请日：2020-06-12
Applicant: 浪潮(北京)电子信息产业有限公司
Abstract: 本申请公开了一种参数集解码方法及装置，包括：获取待解码的参数集数据；所述参数集数据为压缩后的视频编码文件中的数据；通过状态机对所述参数集数据的解码过程进行控制，以得到对应的解码数据；将所述状态机在对应的状态下输出的所述解码数据保存至对应的寄存器。这样，通过基于硬件逻辑实现的状态机，控制参数集数据的解码过程，然后将解码数据存储至寄存器中，能够避免处理器资源的浪费，以及提升参数集解码的速度。
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