具有并串转换器的半导体器件
    1.
    发明公开

    公开(公告)号:CN117220666A

    公开(公告)日:2023-12-12

    申请号:CN202310675710.3

    申请日:2023-06-08

    Abstract: 一种并串转换器,包括被配置为分别接收第一至第四数据输入信号的第一至第四输入节点,以及被配置为输出数据输出信号的输出节点。提供了第一至第四逻辑电路,其被配置为与第一至第四时钟信号同步地、一次一个地将第一至第四输入节点中的相应节点电耦接到输出节点。第一逻辑电路包括第一输入电路、第二输入电路和电耦接到第一输入电路和第二输入电路的输出电路。该输出电路包括具有耦接到输出节点的漏极端子的第一上拉晶体管和第一下拉晶体管,连接在第一上拉晶体管的源极端和第一电源节点之间的第二上拉晶体管,以及连接在第一下拉晶体管的源极端和第二电源节点之间的第二下拉晶体管。

    用于具有降低的电源噪声的数据发送的方法和设备

    公开(公告)号:CN117596107A

    公开(公告)日:2024-02-23

    申请号:CN202311007384.5

    申请日:2023-08-10

    Abstract: 本公开涉及能够减少由于电源噪声引起的影响的脉冲幅度调制(PAM)数据编码技术。根据实施例的数据发送方法包括:根据指定级别识别映射多条N比特数据和M个数据符号的编码规则,通过以N比特为单位对输入数据执行分段来获得多条分段数据,基于所识别的编码规则将获得的多条分段数据映射到M个数据符号,以及通过多条单端数据线发送作为映射结果而获得的M个数据符号,其中M个数据符号之和的绝对值具有等于或小于指定级别的值。

Patent Agency Ranking