公开(公告)号：CN114038492A

公开(公告)日：2022-02-11

申请号：CN202111332475.7

申请日：2021-11-11

Applicant: 桂林电子科技大学

Inventor： 韦雪明 ,  周立昕 ,  蒋丽

IPC: G11C11/41 ,  G11C11/413 ,  G11C11/416

Abstract: 本发明公开一种多相采样存内计算电路，包括时序控制模块，符号判决模块和m+1个神经元单元；每个神经元单元均由位线预充电模块、权重输入模块、存内计算模块、点乘累加转换模块和钟控灵敏放大器。通过时序控制模块控制该存内计算电路实现点乘累加运算，利用多相时钟控制钟控灵敏放大器判决位线放电状态的变化，实现在特定时钟速率下对点乘累加转换模块输出的精确判决，最终利用m+1相时钟实现在1个周期内输出m+1位宽的点乘累加运算结果。本发明通过多相采样提高点乘累加运算模数转换速度，进一步提升了计算速度。

公开(公告)号：CN114038492B

公开(公告)日：2024-04-16

申请号：CN202111332475.7

申请日：2021-11-11

Applicant: 桂林电子科技大学

Inventor： 蒋丽 ,  韦雪明 ,  周立昕

IPC: G11C11/41 ,  G11C11/413 ,  G11C11/416

Abstract: 本发明公开一种多相采样存内计算电路，包括时序控制模块，符号判决模块和m+1个神经元单元；每个神经元单元均由位线预充电模块、权重输入模块、存内计算模块、点乘累加转换模块和钟控灵敏放大器。通过时序控制模块控制该存内计算电路实现点乘累加运算，利用多相时钟控制钟控灵敏放大器判决位线放电状态的变化，实现在特定时钟速率下对点乘累加转换模块输出的精确判决，最终利用m+1相时钟实现在1个周期内输出m+1位宽的点乘累加运算结果。本发明通过多相采样提高点乘累加运算模数转换速度，进一步提升了计算速度。